動的タイミングエラー検出を用いた可変レイテンシ化による一般同期式回路の高性能化

Publication Information

Title

Japanese:	動的タイミングエラー検出を用いた可変レイテンシ化による一般同期式回路の高性能化
English:	Acceleration of General Synchronous Circuits by Variable Latency Technique using Dynamic Timing-Error Detection

Author

Japanese:	中塚裕志, 高橋篤司.
English:	Hiroshi Nakatsuka, Atsushi Takahashi.

Language

Japanese

Journal/Book name

Japanese:	電子情報通信学会技術研究報告 (VLD2015-140)
English:	IEICE Technical Report (VLD2015-140)

Volume, Number, Page

Vol. 115 No. 465 pp. 167-172

Published date

Mar. 2016

Publisher

Japanese:
English:

Conference name

Japanese:	VLSI設計技術研究会
English:	Technical Committee on VLSI Design Technologies

Conference site

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