演算器の可変レイテンシ化による処理性能と回路面積のトレードオフに関する評価

Publication Information

Title

Japanese:	演算器の可変レイテンシ化による処理性能と回路面積のトレードオフに関する評価
English:	Evaluation of Trade-off between Performance and Area in a Variable Latency Arithmetic Circuit

Author

Japanese:	右近祐太, 佐藤真平, 高橋篤司.
English:	Yuta Ukon, Shimpei Sato, Atsushi Takahashi.

Language

Japanese

Journal/Book name

Japanese:	電子情報通信学会技術研究報告 (VLD2017-26)
English:	IEICE Technical Report (VLD2017-26)

Volume, Number, Page

Vol. 117 No. 97 pp. 119-124

Published date

June 2017

Publisher

Japanese:
English:

Conference name

Japanese:	VLSI設計技術研究会
English:	Technical Committee on VLSI Design Technologies

Conference site

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