演算器の可変レイテンシ化による処理性能と回路面積のトレードオフに関する評価

論文・著書情報

タイトル

和文:	演算器の可変レイテンシ化による処理性能と回路面積のトレードオフに関する評価
英文:	Evaluation of Trade-off between Performance and Area in a Variable Latency Arithmetic Circuit

著者

和文:	右近祐太, 佐藤真平, 高橋篤司.
英文:	Yuta Ukon, Shimpei Sato, Atsushi Takahashi.

言語

Japanese

掲載誌/書名

和文:	電子情報通信学会技術研究報告 (VLD2017-26)
英文:	IEICE Technical Report (VLD2017-26)

巻, 号, ページ

Vol. 117 No. 97 pp. 119-124

出版年月

2017年6月

出版者

和文:
英文:

会議名称

和文:	VLSI設計技術研究会
英文:	Technical Committee on VLSI Design Technologies

開催地

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