論文

• Kazuya Taniguchi, Satoshi Tayu, Atsushi Takahashi, Mathieu Molongo, Makoto Minami, Katsuya Nishioka. Two-layer Bottleneck Channel Track Assignment for Analog VLSI, IPSJ Trans. on System LSI Design Methodology, Vol. 17, pp. 67-76, June 2024.  公式リンク  
  

国際会議発表 (査読有り)

• Kazuya Taniguchi, Satoshi Tayu, Atsushi Takahashi, Mathieu Molongo, Makoto Minami, Katsuya Nishioka. A Fast Three-layer Bottleneck Channel Track Assignment with Layout Constraints using ILP, Proc. the 25th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2024), pp. 50-55, Mar. 2024.  公式リンク  公式リンク  
  

国内会議発表 (査読なし・不明)

• 徐紫昂, 田湯 智, 高橋篤司, モロンゴ マチュー, 南 誠, 西岡克也. ダブルビア制約付きペア対称配線問題に対するSMTソルバを用いたテンプレート配線手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2023-102), Vol. 123, No. 390, pp. 18-23, Feb. 2024.
• 谷口和弥, 田湯 智, 高橋篤司, モロンゴ マチュー, 南 誠, 西岡克也. 端子上下配置3層ボトルネック配線に対するトラック割当て法の提案, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2023-103), Vol. 123, No. 390, pp. 24-29, Feb. 2024.

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