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Publication Information


Title
Japanese:CMOSオンチップLDOの小面積化最適設計法の検討 
English:A Study of Area-Efficient CMOS on chip LDO optimal Design 
Author
Japanese: 池田 翔, 伊藤 浩之, 石原 昇, 益一哉.  
English: ikeda sho, ito hiroyuki, ishihara noboru, Kazuya Masu.  
Language Japanese 
Journal/Book name
Japanese: 
English: 
Volume, Number, Page        
Published date May 25, 2012 
Publisher
Japanese: 
English: 
Conference name
Japanese:第28回 シリコンアナログRF研究会 
English: 
Conference site
Japanese:神奈川県横浜市港北区日吉 
English: 
Official URL http://www-lab13.kuee.kyoto-u.ac.jp/RF/
 
Abstract 電源電圧の安定化回路まで含めたシステムオンチップ(SoC) の実現を目的として、外付け部品を必要としないオンチップLDO(Low Output Drop) 電源回路の研究が盛んに行われている。しかし、このLDO 回路では位相補償やデカップリングのために、できるだけ大きな容量値のキャパシタを用いるのが一般的となっており、このオンチップ化は大面積が必要となりチップコスト高となることから、容量値を必要最小限に留める必要がある。今回我々は、小信号等価回路による伝達関数解析とフィードバックの応答時間解析を組み合わせた簡易モデル表現により、容量値(∝チップ面積) と負荷電流が変化した時の出力電圧変動幅（右図）、および回路の消費電力とのトレードオフ関係を解析式により求め、面積を最小化する最適ポイントを導出した。この解析式に具体的パラメータ値を代入し得た結果は、回路シミュレーションによる結果とよく一致している。今回導出した解析式は、チップ面積を考慮したLDO 回路の最適設計の効率化に有効である。

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