セットリング時間最適設計技術を適用したスイッチトキャパシタ回路におけるノイズ評価

Don Ta; 宮原正也; 松澤昭

論文・著書情報

タイトル

和文:	セットリング時間最適設計技術を適用したスイッチトキャパシタ回路におけるノイズ評価
英文:

著者

和文:	Don Ta, 宮原正也, 松澤昭.
英文:	Dong Ta Ngoc Huy Dong, Masaya Miyahara, Akira Matsuzawa.

言語

Japanese

掲載誌/書名

和文:	電子情報通信学会技術研究報告. ICD, 集積回路
英文:

巻, 号, ページ

Vol. 109 No. 214

出版年月

2009年8月

出版者

和文:	社団法人電子情報通信学会
英文:

会議名称

和文:
英文:

開催地

和文:
英文:

アブストラクト

スイッチトキャパシタ回路において、スイッチのオン抵抗はセットリング時間に影響を与えると共に、熱雑音により精度を劣化させるため詳細な解析が求められる。精度についてはサンプリング容量を増やすことでノイズ電力を減らすことが可能であるが、速度を維特するためにはより高速動作可能なオペアンプが要求され消費電力の増加を招く。この問題に対し、スイッチのオン抵抗を考慮したポール・ゼロキャンセル法を用いることで消費電力を増加させずにセットリング時間を大幅に改善できる手法が提案されている。本論文ではこのセットリング時間最適設計技術を適用したスイッチトキャパシタ回路におけるノイズ評価を行った。その結果、最適設計技術を用いた場合、帯域の増加分と追加した抵抗によりノイズは増加することが明らかとなった。しかしながらノイズの増加よりも帯域の増加の割合のほうが大きくなるため、最適設計技術は電力効率に優れていることが明らかとなった。

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