クロックタイミング余裕度を考慮した遅延修正による回路最適化手法

論文・著書情報

タイトル

和文:	クロックタイミング余裕度を考慮した遅延修正による回路最適化手法
英文:	A circuit optimization method by the register path modification in consideration of the range of feasible clock timing

著者

和文:	安井卓也, 黒川圭一, 豊永昌彦, 高橋篤司.
英文:	Takuya Yasui, Keiichi Kurokawa, Masahiko Toyonaga, Atsushi Takahashi.

言語

Japanese

掲載誌/書名

和文:	DAシンポジウム2002 論文集, 情報処理学会シンポジウムシリーズ
英文:	Proc. DA Symposium 2002, IPSJ Symposium Series

巻, 号, ページ

Vol. 2002 No. 10 pp. 259-264

出版年月

2002年7月24日

出版者

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会議名称

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開催地

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