ゲートレベルの遅延挿入による準同期式回路のクロック周期の最小化

論文・著書情報

タイトル

和文:	ゲートレベルの遅延挿入による準同期式回路のクロック周期の最小化
英文:	Clock Period Minimization of Semi-Synchronous Circuits by Gate Level Delay Insertion

著者

和文:	依田友幸, 高橋篤司, 梶谷洋司.
英文:	Tomoyuki Yoda, Atsushi Takahashi, Yoji Kajitani.

言語

Japanese

掲載誌/書名

和文:	DAシンポジウム'98 論文集, 情報処理学会シンポジウムシリーズ
英文:	Proc. DA Symposium '98, IPSJ Symposium Series

巻, 号, ページ

Vol. 98 No. 9 pp. 233-238

出版年月

1998年7月18日

出版者

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会議名称

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開催地

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