準同期式回路における遅延最適化によるクロック高速化

論文・著書情報

タイトル

和文:	準同期式回路における遅延最適化によるクロック高速化
英文:	Clock-period minimization by delay optimization on the semi-synchronous circuit

著者

和文:	森下和明, 高橋篤司, 梶谷洋司.
英文:	Kazuaki Morishita, Atsushi Takahashi, Yoji Kajitani.

言語

Japanese

掲載誌/書名

和文:	情報処理学会研究報告 (97-DA-83)
英文:	IPSJ SIG Technical Reports (97-DA-83)

巻, 号, ページ

Vol. 97 No. 17 pp. 73-80

出版年月

1997年2月14日

出版者

和文:
英文:

会議名称

和文:	設計自動化研究会
英文:	Design Automation

開催地

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