アナログ集積回路面積削減のためのボトルネックチャネル配線の提案

論文・著書情報

タイトル

和文:	アナログ集積回路面積削減のためのボトルネックチャネル配線の提案
英文:	Bottleneck Channel Routing to Reduce the Area of Analog VLSI

著者

和文:	谷口和弥, 田湯智, 高橋篤司, 轟祐吉, 南誠.
英文:	Kazuya Taniguchi, Satoshi Tayu, Atsushi Takahashi, Yukichi Todoroki, Makoto Minami.

言語

Japanese

掲載誌/書名

和文:	電子情報通信学会技術研究報告 (VLD2021-77)
英文:	IEICE Technical Report (VLD2021-77)

巻, 号, ページ

Vol. 121 No. 412 pp. 7-12

出版年月

2022年3月

出版者

和文:
英文:

会議名称

和文:	VLSI設計技術研究会
英文:	Technical Committee on VLSI Design Technologies

開催地

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