論文

• Hiroyoshi Tanabe, Akira Jinguji, Atsushi Takahashi. Weakly guiding approximation of a three dimensional waveguide model for extreme ultraviolet lithography simulation, Journal of the Optical Society of America A, Optica Publishing Group, Vol. 41, Issue 8, pp. 1491-1499, July 2024.
• Kazuya Taniguchi, Satoshi Tayu, Atsushi Takahashi, Mathieu Molongo, Makoto Minami, Katsuya Nishioka. Two-layer Bottleneck Channel Track Assignment for Analog VLSI, IPSJ Trans. on System LSI Design Methodology, Vol. 17, pp. 67-76, June 2024.  公式リンク  
  
• Hiroyoshi Tanabe, Akira Jinguji, Atsushi Takahashi. Accelerating extreme ultraviolet lithography simulation with weakly guiding approximation and source position dependent transmission cross coefficient formula, Journal of Micro/Nanopatterning, Materials, and Metrology, Vol. 23, Issue 1, 014201, Jan. 2024.
• Hiroyoshi Tanabe, Akira Jinguji, Atsushi Takahashi. Evaluation of convolutional neural network for fast extreme ultraviolet lithography simulation using imec 3 nm node mask patterns, Journal of Micro/Nanopatterning, Materials and Metrology (JM3), Society of Photo-optical Instrumentation Engineers, Vol. 22, Issue 2, 024201, June 2023.
• Hiroyoshi Tanabe, Atsushi Takahashi. Data augmentation in extreme ultraviolet lithography simulation using convolutional neural network, Journal of Micro/Nanopatterning, Materials and Metrology (JM3), Vol. 21, Issue 4, 041602, Oct. 2022.
• Hiroyoshi Tanabe, Shimpei Sato, Atsushi Takahashi. Fast EUV lithography simulation using convolutional neural network, Journal of Micro/Nanopatterning, Materials and Metrology (JM3), Vol. 20, No. 4, pp. 1-14, Sept. 2021.
• Yuta Ukon, Shimpei Sato, Atsushi Takahashi. Design Method of Variable-Latency Circuit with Tunable Approximate Completion-Detection Mechanism, IEICE Transactions on Electronics, Vol. E104-C, No. 7, pp. 309-318, July 2021.
• Shimpei Sato, Kano Akagi, Atsushi Takahashi. A Fast Length Matching Routing Pattern Generation Method for Set-Pair Routing Problem Using Selective Pin-Pair Connections, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol. E103-A, No. 9, pp. 1037-1044, Sept. 2020.
• Shimpei Sato, Eijiro Sassa, Yuta Ukon, Atsushi Takahashi. A Low Area Overhead Design Method for High-Performance General-Synchronous Circuits with Speculative Execution, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol. E102-A, No. 12, pp. 1760-1769, Dec. 2019.
• Takeshi Ihara, Toshiyuki Hongo, Atsushi Takahashi, Chikaaki Kodama. A Routing Method Using Directed Grid-Graph for Self-Aligned Quadruple Patterning, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol. E100-A, No. 7, pp. 1473-1480, July 2017.
• Ahmed Awad, Atsushi Takahashi, Satoshi Tanaka, Chikaaki Kodama. A Fast Process-Variation-Aware Mask Optimization Algorithm With a Novel Intensity Modeling, IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Vol. 25, No. 3, pp. 998-1011, Mar. 2017.  公式リンク  
  
• Ahmed Awad, Atsushi Takahashi, Satoshi Tanaka, Chikaaki Kodama. Intensity Difference Map (IDM) Accuracy Analysis for OPC Efficiency Verification and Further Enhancement, IPSJ Trans. on System LSI Design Methodology, Vol. 10, pp. 28-38, Feb. 2017.  公式リンク  
  
• Ahmed Awad, Atsushi Takahashi, Chikaaki Kodama. A Fast Mask Manufacturability and Process Variation Aware OPC Algorithm with Exploiting a Novel Intensity Estimation Model, IEICE Trans. Fundamentals, Vol. E99-A, No. 12, pp. 2363-2374, Dec. 2016.
• Yukihide Kohira, Chikaaki Kodama, Tomomi Matsui, Atsushi Takahashi, Shigeki Nojima, Satoshi Tanaka. Yield-aware mask assignment by positive semidefinite relaxation in triple patterning using cut process, Journal of Micro/Nanolithography, MEMS, and MOEMS (JM3), Vol. 15, No. 2, pp. 1-7, Mar. 2016.
• Yuta Nakatani, Atsushi Takahashi. A Length Matching Routing Algorithm for Set-Pair Routing Problem, IEICE Trans. Fundamentals, Vol. E98-A, No. 12, pp. 2565-2571, Dec. 2015.
• Chikaaki Kodama, Hirotaka Ichikawa, Koichi Nakayama, Fumiharu Nakajima, Shigeki Nojima, Toshiya Kotani, Takeshi Ihara, Atsushi Takahashi.. Self-Aligned Double and Quadruple Patterning Aware Grid Routing Methods, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems (TCAD), Vol. 34, No. 5, pp. 753-765, May 2015.  公式リンク  
  
• Yukihide Kohira, Atsushi Takahashi. 2-SAT Based Linear Time Optimum Two-Domain Clock Skew Scheduling in General-Synchronous Framework, IEICE Trans. Fundamentals, Vol. E97-A, No. 12, pp. 2459-2466, Dec. 2014.
• Yiqiang Sheng, Atsushi Takahashi. A Novel High-Performance Heuristic Algorithm with Application to Physical Design Optimization, IEICE Trans. Fundamentals, Vol. E97-A, No. 12, pp. 2418-2426, Dec. 2014.
• Yiqiang Sheng, Atsushi Takahashi. A New Variation of Adaptive Simulated Annealing for 2D/3D Packing Optimization, IPSJ Trans. on System LSI Design Methodology, Vol. 6, pp. 94-100, Aug. 2013.  公式リンク  
  
• Kyosuke Shinoda, Yukihide Kohira, Atsushi Takahashi. Single-Layer Trunk Routing Using Minimal 45-Degree Lines, IEICE Trans. Fundamentals, Vol. E94-A, No. 12, pp. 2510-2518, Dec. 2011.
• Yukihide Kohira, Atsushi Takahashi. CAFE router: A Fast Connectivity Aware Multiple Nets Routing Algorithm for Routing Grid with Obstacles, IEICE Trans. Fundamentals, Vol. E93-A, No. 12, pp. 2380-2388, Dec. 2010.
• Yukihide Kohira, Suguru Suehiro, Atsushi Takahashi. A Fast Longer Path Algorithm for Routing Grid with Obstacles using Biconnectivity based Length Upper Bound, IEICE Trans. Fundamentals, Vol. E92-A, No. 12, pp. 2971-2978, Dec. 2009.
• Yoichi Tomioka, Yoshiaki Kurata, Yukihide Kohira, Atsushi Takahashi. MILP-based Efficient Routing Method with Restricted Route Structure for 2-Layer Ball Grid Array Packages, IEICE Trans. Fundamentals, Vol. E92-A, No. 12, pp. 2998-3006, Dec. 2009.
• Yoichi Tomioka, Atsushi Takahashi. Routability Driven Via Assignment Method for 2-Layer Ball Grid Array Packages, IEICE Trans. Fundamentals, Vol. E92-A, No. 6, pp. 1433-1441, June 2009.
• Yukihide Kohira, Shuhei Tani, Atsushi Takahashi. Minimization of Delay Insertion in Clock Period Improvement in General-Synchronous Framework, IEICE Trans. Fundamentals, Vol. E92-A, No. 4, pp. 1106-1114, Apr. 2009.
• Yosuke Takahashi, Yukihide Kohira, Atsushi Takahashi. A Fast Clock Scheduling for Peak Power Reduction in LSI, IEICE Trans. Fundamentals, Vol. E91-A, No. 12, pp. 3803-3811, Dec. 2008.
• Masato Inagi, Yasuhiro Takashima, Yuichi Nakamura, Atsushi Takahashi. Optimal Time-Multiplexing in Inter-FPGA Connections for Accelerating Multi-FPGA Prototyping Systems, IEICE Trans. Fundamentals, Vol. E91-A, No. 12, pp. 3539-3547, Dec. 2008.
• Yukihide Kohira, Atsushi Takahashi. A Fast Gate-Level Register Relocation Method for Circuit Size Reduction in General-Synchronous Framework, IEICE Trans. Fundamentals, Vol. E91-A, No. 10, pp. 3030-3037, Oct. 2008.
• Bakhtiar Affendi Rosdi, Atsushi Takahashi. Low Area Pipelined Circuits by the Replacement of Registers with Delay Elements, IEICE Trans. Fundamentals, Vol. E90-A, No. 12, pp. 2736-2742, Dec. 2007.
• Yukihide Kohira, Atsushi Takahashi. Gate-Level Register Relocation in Generalized Synchronous Framework for Clock Period Minimization, IEICE Trans. Fundamentals, Vol. E90-A, No. 4, pp. 800-807, Apr. 2007.
• Yoichi Tomioka, Atsushi Takahashi. Routing of Monotonic Parallel and Orthogonal Netlists for Single-Layer Ball Grid Array Packages, IEICE Trans. Fundamentals, Vol. E89-A, No. 12, pp. 3551-3559, Dec. 2006.  公式リンク  
  
• Bakhtiar Affendi Rosdi, Atsushi Takahashi. Multi-clock Cycle Paths and Clock Scheduling for Reducing the Area of Pipelined Circuits, IEICE Trans. Fundamentals, Vol. E89-A, No. 12, pp. 3435-3442, Dec. 2006.  公式リンク  
  
• Yukiko Kubo, Atsushi Takahashi. Global Routing by Iterative Improvements for 2-Layer Ball Grid Array Packages, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems (TCAD), Vol. 25, No. 4, pp. 725-733, Apr. 2006.
• Atsushi Takahashi. Practical Fast Clock-Schedule Design Algorithms, IEICE Trans. Fundamentals, Vol. E89-A, No. 4, pp. 1005-1011, Apr. 2006.  公式リンク  
  
• Yukiko Kubo, Atsushi Takahashi. A Via Assignment and Global Routing Method for 2-Layer Ball Grid Array Packages, IEICE Trans. Fundamentals, Vol. E88-A, No. 5, pp. 1283-1289, May 2005.
• Yukihide Kohira, Atsushi Takahashi. Clock Period Minimization Method of Semi-Synchronous Circuits by Delay Insertion, IEICE Trans. Fundamentals, Vol. E88-A, No. 4, pp. 892-898, Apr. 2005.
• Elaheh Bozorgzadeh, Soheil Ghiasi, Atsushi Takahashi, Majid Sarrafzadeh. Optimal Integer Delay-Budget Assignment on Directed Acyclic Graphs, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems (TCAD), Vol. 23, No. 8, pp. 1184-1199, Aug. 2004.
• Makoto Saitoh, Masaaki Azuma, Atsushi Takahashi. A Clustering Based Fast Clock Schedule Algorithm for Light Clock-Trees, IEICE Trans. Fundamentals, Vol. E85-A, No. 12, pp. 2756-2763, Dec. 2002.
• Seiichiro Ishijima, Tetsuaki Utsumi, Tomohiro Oto, Atsushi Takahashi. A Semi-Synchronous Circuit Design Method by Clock Tree Modification, IEICE Trans. Fundamentals, Vol. E85-A, No. 12, pp. 2596-2602, Dec. 2002.
• Keiichi Kurokawa, Takuya Yasui, Yoichi Matsumura, Masahiko Toyonaga, Atsushi Takahashi. A High-Speed and Low-Power Clock Tree Synthesis by Dynamic Clock Scheduling, IEICE Trans. Fundamentals, Vol. E85-A, No. 12, pp. 2746-2755, Dec. 2002.
• 山崎博之, 三上直人, 高橋篤司. モジュールの重なりを許さない力学的モデルによるモジュール配置手法, 情報処理学会論文誌, Vol. 43, No. 5, pp. 1304-1314, May 2002.
• Kengo R. Azegami, Masato Inagi, Atsushi Takahashi, Yoji Kajitani. An Improvement of Network-Flow Based Multi-Way Circuit Partitioning Algorithm, IEICE Trans. Fundamentals, Vol. E85-A, No. 3, pp. 655-663, Mar. 2002.
• Zhonglin Wu, Shigetoshi Nakatake, Atsushi Takahashi, Yoji Kajitani. Hierarchical BSG floorplan for hierarchical VLSI circuit design, Electronics and Communications in Japan (Part III: Fundamental Electronic Science), Vol. 85, No. 3, pp. 12-21, Mar. 2002.
• Keiichi Kurokawa, Takuya Yasui, Masahiko Toyonaga, Atsushi Takahashi. A Practical Clock Tree Synthesis for Semi-Synchronous Circuits, IEICE Trans. Fundamentals, Vol. E84-A, No. 11, pp. 2705-2713, Nov. 2001.
• Kengo R. Azegami, Atsushi Takahashi, Yoji Kajitani. An Efficient Algorithm to Extract an Optimal Sub-Circuit by the Minimum Cut, IEICE Trans. Fundamentals, Vol. E84-A, No. 5, pp. 1301-1308, May 2001.
• Tomoyuki Yoda, Atsushi Takahashi. Clock Schedule Design for Minimum Realization Cost, IEICE Trans. Fundamentals, Vol. E83-A, No. 12, pp. 2552-2557, Dec. 2000.
• 呉中林, 中武繁寿, 高橋篤司, 梶谷洋司. VLSI回路の階層設計をサポートする階層化BSGフロアプラン, 電子情報通信学会論文誌, Vol. J83-A, No. 10, pp. 1161-1168, Oct. 2000.
• Tomoyuki Yoda, Atsushi Takahashi. Clock Period Minimization of Semi-Synchronous Circuits by Gate-Level Delay Insertion, IEICE Trans. Fundamentals, Vol. E82-A, No. 11, pp. 2383-2389, Nov. 1999.
• Kazunori Inoue, Wataru Takahashi, Atsushi Takahashi, Yoji Kajitani. Schedule-Clock-Tree Routing for Semi-Synchronous Circuits, IEICE Trans. Fundamentals, Vol. E82-A, No. 11, pp. 2431-2439, Nov. 1999.
• 高橋篤司, 村田洋. 3層L型チャネル配線アルゴリズム, 情報処理学会論文誌, Vol. 40, No. 4, pp. 1618-1625, Apr. 1999.
• Yasuhiro Takashima, Atsushi Takahashi, Yoji Kajitani. Assignment of Intervals to Parallel Tracks with Minimum Total Cross-Talk, IEICE Trans. Fundamentals, Vol. E81-A, No. 9, pp. 1909-1915, Sept. 1998.
• Tomonori Izumi, Toshihiko Yokomaru, Atsushi Takahashi, Yoji Kajitani. Computational Complexity Analysis of Set-Bin-Packing Problem, IEICE Trans. Fundamentals, Vol. E81-A, No. 5, pp. 842-849, May 1998.
• Tomonori Izumi, Atsushi Takahashi, Yoji Kajitani. Air-pressure Model and Fast Algorithms for Zero-wasted-area Layout of General Floorplan, IEICE Trans. Fundamentals, Vol. E81-A, No. 5, pp. 857-865, May 1998.
• Yasuhiro Takashima, Atsushi Takahashi, Yoji Kajitani. Routability of FPGAs with Extremal Switch-Block Structures, IEICE Trans. Fundamentals, Vol. E81-A, No. 5, pp. 850-856, May 1998.
• Hideki Mitsubayashi, Atsushi Takahashi, Yoji Kajitani. Cost-Radius Balanced Spanning/Steiner Trees, IEICE Trans. Fundamentals, Vol. E80-A, No. 4, pp. 689-694, Apr. 1997.
• Atsushi Takahashi, Shuichi Ueno, Yoji Kajitani. Minimal Forbidden Minors for the Family of Graphs with Proper-Path-Width at Most Two, IEICE Trans. Fundamentals, Vol. E78-A, No. 12, pp. 1828-1839, Dec. 1995.
• Atsushi Takahashi, Shuichi Ueno, Yoji Kajitani. Universal Graphs for Graphs with Bounded Path-Width, IEICE Trans. Fundamentals, Vol. E78-A, No. 4, pp. 458-462, Apr. 1995.
• Atsushi Takahashi, Shuichi Ueno, Yoji Kajitani. On the Proper-Path-Decomposition of Trees, IEICE Trans. Fundamentals, Vol. E78-A, No. 1, pp. 131-136, Jan. 1995.
• Atsushi Takahashi, Shuichi Ueno, Yoji Kajitani. Mixed-Searching and Proper-Path-Width, Theoretical Computer Science, Vol. 137, No. 2, pp. 253-268, 1995.
• Atsushi Takahashi, Shuichi Ueno, Yoji Kajitani. Minimal Acyclic Forbidden Minors for the Family of Graphs with Bounded Path-Width, Discrete Mathematics, Vol. 127, pp. 293-304, 1994.
• Atsushi Takahashi, Yoji Kajitani. Peel-the-Box: A Concept of Switch-Box Routing and Tractable Problems, INTEGRATION, the VLSI journal, Vol. 14, No. 1, pp. 33-47, 1992.
• Atsushi Takahashi, Yoji Kajitani. A Switch-Box Router 'BOX-PEELER' and Its Tractable Problems, The Transactions of the IEICE, Vol. E72, No. 12, pp. 1367-1373, Dec. 1989.

著書

• 佐藤泰介, 高橋篤司, 伊東利哉, 上野修一. 情報基礎数学, オーム社, Sept. 2014.
• Yiqiang Sheng, Atsushi Takahashi. A Simulated Annealing Based Approach to Integrated Circuit Layout Design, Simulated Annealing - Single and Multiple Objective Problems, InTech, pp. 239-260, Oct. 2012.  公式リンク  
• 佐藤泰介, 高橋篤司, 伊東利哉, 上野修一. 情報基礎数学, 昭晃堂, Oct. 2007.
• 上野修一, 高橋篤司. 情報とアルゴリズム, 森北出版, Apr. 2005.

国際会議発表 (査読有り)

• Zezhong Wang, Masayuki Shimoda, Atsushi Takahashi. BCA Channel Routing to Minimize Wirelength for Generalized Channel Problem, Proc. IEEE International Symposium on Circuits and Systems (ISCAS '24), May 2024.
• Hiroyoshi Tanabe, Akira Jinguji, Atsushi Takahashi. Pre-training CNN for fast EUV lithography simulation including M3D effects, Proc. SPIE 12954, DTCO and Computational Patterning III, 129540I, Society of Photo-Optical Instrumentation Engineers (SPIE), Apr. 2024.
• Kazuya Taniguchi, Satoshi Tayu, Atsushi Takahashi, Mathieu Molongo, Makoto Minami, Katsuya Nishioka. A Fast Three-layer Bottleneck Channel Track Assignment with Layout Constraints using ILP, Proc. the 25th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2024), pp. 50-55, Mar. 2024.  公式リンク  公式リンク  
  
• Hiroyoshi Tanabe, Akira Jinguji, Atsushi Takahashi. Accelerating EUV lithography simulation with weakly guiding approximation and STCC formula, Proc. SPIE 12750, International Conference on Extreme Ultraviolet Lithography 2023, 127500D, Society of Photo-Optical Instrumentation Engineers (SPIE), Nov. 2023.
• Yukihide Kohira, Haruki Nakayama, Naoki Nonaka, Tomomi Matsui, Atsushi Takahashi, Chikaaki Kodama. A formulation of mask optimization into QUBO model for Ising machines, Proc. SPIE 12751, Photomask Technology 2023, 127511D, Nov. 2023.
• Onjira Duongthipthewa, Koonlachat Meesublak, Atsushi Takahashi, Chowarit Mitsantisuk. Detection Welding Performance of Industrial Robot Using Machine Learning, Proc. International Technical Conference on Circuits/Systems, Computers, and Communications (ITC-CSCC), Aug. 2023.
• Hiroyoshi Tanabe, Akira Jinguji, Atsushi Takahashi. Evaluation of CNN for fast EUV lithography simulation using iN3 logic mask patterns, Proc. SPIE 12495, Advanced Lithography + Patterning 2023, 124951J, Apr. 2023.
• Surachai Rodsai, Anusorn Iamrurksiri, Chowarit Mitsantisuk, Atsushi Takahashi. Point Cloud Based Guidance for Autonomous Mobile Robot in Sugarcane Plantation, Proc. International Symposium on Instrumentation, Control, Artificial Intelligence, and Robotics (ICA-SYMP), pp. 15-18, Feb. 2023.
• Kazuya Taniguchi, Satoshi Tayu, Atsushi Takahashi, Yukichi Todoroki, Makoto Minami. Bottleneck Channel Routing to Reduce the Area of Analog VLSI, Proc. the 24th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2022), pp. 26-31, Oct. 2022.  公式リンク  公式リンク  
  
• Hiroyoshi Tanabe, Atsushi Takahashi. Data augmentation in EUV lithography simulation based on convolutional neural network, Proc. SPIE 12052, Advanced Lithography + Patterning 2022, 120520T, May 2022.
• Tahsin Shameem, Shimpei Sato, Atsushi Takahashi, Hiroyoshi Tanabe, Yukihide Kohira, Chikaaki Kodama. A Fast LUT Based Point Intensity Computation for OPC Algorithm, Proc. the 23rd Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2021), pp. 92-97, Mar. 2021.  公式リンク  公式リンク  
  
• Hiroyoshi Tanabe, Shimpei Sato, Atsushi Takahashi. Fast 3D lithography simulation by convolutional neural network, Proc. SPIE 11614, Design-Process-Technology Co-optimization XV 2021, 116140M, pp. 1-8, Feb. 2021.
• Hiroyoshi Tanabe, Shimpei Sato, Atsushi Takahashi. Fast 3D lithography simulation by convolutional neural network: POC study, Proc. SPIE 11518, Photomask Technology 2020, 115180L, Sept. 2020.
• Rina Azuma, Yukihide Kohira, Tomomi Matsui, Atsushi Takahashi, Chikaaki Kodama. Process variation-aware mask optimization with iterative improvement by subgradient method and boundary flipping, Proc. SPIE 11328, Design-Process-Technology Co-optimization for Manufacturability XIV, 113280O, pp. 1-7, Mar. 2020.
• Hidekazu Takahashi, Hiroki Ogura, Shimpei Sato, Atsushi Takahashi, Chikaaki Kodama. A feature selection method for weak classifier based hotspot detection, Proc. SPIE 11328, Design-Process-Technology Co-optimization for Manufacturability XIV, 113281E, pp. 1-7, Mar. 2020.
• Pathawee Phonwiphat, Warut Pannakkong, Pisal Yenradee, Kittipong Ekkachai, Atsushi Takahashi. An Intelligent System for Identifying Feasible Routes for Truck Routing Problem: An Application to a Thai Adhesive and Sealant Company (ATASC), Proc. International Conference on Electrical Engineering/Electronics, Computer, Telecommunications and Information Technology (ECTI-CON), pp. 905-910, Jan. 2020.
• Hidekazu Takahashi, Shimpei Sato, Atsushi Takahashi. A Fast Hotspot Detector Based on Local Features Using Concentric Circle Area Sampling, Proc. the 22nd Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2019), pp. 316-321, Oct. 2019.  公式リンク  公式リンク  
  
• Atsushi Takahashi, Hidekazu Takahashi, Hiroki Ogura, Shimpei Sato. Hotspot Detection Methods and their Evaluation in Advanced Lithography, Proc. the 16th International SoC Design Conference (ISOCC '19), p. 121, Oct. 2019.
• Shimpei Sato, Eijiro Sassa, Yuta Ukon, Atsushi Takahashi. A Low Area Overhead Design for High-Performance General-Synchronous Circuits with Speculative Execution, Proc. IEEE International Symposium on Circuits and Systems (ISCAS '19), May 2019.
• Pruttapon Maolanon, Kanjanapan Sukvichai, Nattapon Chayopitak, Atsushi Takahashi. Indoor Room Identify and Mapping with Virtual based SLAM using Furnitures and Household Objects Relationship based on CNNs, Proc. International Conference of Information and Communication Technology for Embedded Systems (IC-ICTES), Apr. 2019.
• Atsushi Takahashi, Shimpei Sato, Hiroki Ogura, Yu-Min Sung, Ting-Chi Wang. Pattern Similarity Metrics for Layout Pattern Classification and their Validity Analysis by Lithographic Responses, Proc. 2018 IEEE Computer Society Annual Symposium on VLSI (ISVLSI), pp. 494-497, July 2018.
• Kano Akagi, Shimpei Sato, Atsushi Takahashi. Target Pin-Pair Selection Algorithm Using Minimum Maximum-Edge-Weight Matching for Set-Pair Routing, Proc. the 21st Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2018), pp. 337-342, Mar. 2018.
• Kano Akagi, Shimpei Sato, Atsushi Takahashi. An Idea for Maximizing Target Pin-Pair Connections in Set-Pair Routing, Proc. the 32nd International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2017), pp. 62-65, July 2017.
• Shimpei Sato, Hiroshi Nakatsuka, Atsushi Takahashi. Performance Improvement of General-Synchronous Circuits by Variable Latency Technique using Dynamic Timing-Error Detection, Proc. the 20th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2016), pp. 60-65, Oct. 2016.  公式リンク  公式リンク  
  
• Yukihide Kohira, Atsushi Takahashi, Tomomi Matsui, Chikaaki Kodama, Shigeki Nojima, Satoshi Tanaka. Manufacturability-aware Mask Assignment in Multiple Patterning Lithography, Proc. the 2016 IEEE Asia-Pacific Conference on Circuits and Systems (APCCAS 2016), pp. 538-541, Oct. 2016.  公式リンク  
  
• Ahmed Awad, Atsushi Takahashi. A Lithographic Mask Manufacturability and Pattern Fidelity Aware OPC Algorithm, Proc. International Symposium on VLSI Design, Automation and Test (VLSI-DAT 2016), pp. 1-4, Apr. 2016.  公式リンク  
  
• Takeshi Ihara, Toshiyuki Hongo, Atsushi Takahashi, Chikaaki Kodama. Grid-based Self-Aligned Quadruple Patterning Aware Two Dimensional Routing Pattern, Proc. Design, Automation and Test in Europe (DATE 2016), pp. 241-244, Mar. 2016.  公式リンク  公式リンク  
  
• Ahmed Awad, Atsushi Takahashi, Chikaaki Kodama. A Fast Manufacturability Aware Optical Proximity Correction (OPC) Algorithm with Adaptive Wafer Image Estimation, Proc. Design, Automation and Test in Europe (DATE 2016), pp. 49-54, Mar. 2016.  公式リンク  公式リンク  
  
• Pattanusorn, W., Nilkhamhang, I., Kittipiyakul, S., Ekkachai, K., Atsushi Takahashi. Passenger estimation system using Wi-Fi probe request, 7th International Conference on Information Communication Technology for Embedded Systems 2016, IC-ICTES 2016, pp. 67-72, 2016.
• Takeshi Ihara, Atsushi Takahashi, Chikaaki Kodama. Effective two-dimensional pattern generation for self-aligned double patterning, Proc. IEEE International Symposium on Circuits and Systems (ISCAS 2015), pp. 2141-2144, May 2015.
• Takeshi Ihara, Atsushi Takahashi, Chikaaki Kodama. Rip-up and Reroute based Routing Algorithm for Self-Aligned Double Patterning, Proc. the 19th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2015), pp. 83-88, Mar. 2015.  公式リンク  公式リンク  
  
• Yukihide Kohira, Chikaaki Kodama, Tomomi Matsui, Atsushi Takahashi, Shigeki Nojima, Satoshi Tanaka. Yield-aware mask assignment using positive semidefinite relaxation in LELECUT triple patterning, Proc. SPIE 9427, Design-Process-Technology Co-optimization for Manufacturability IX, 94270B, 1-9, Mar. 2015.
• Yukihide Kohira, Tomomi Matsui, Yoko Yokoyama, Chikaaki Kodama, Atsushi Takahashi, Shigeki Nojima, Satoshi Tanaka. Fast Mask Assignment using Positive Semidefinite Relaxation in LELECUT Triple Patterning Lithography, Proc. Asia and South Pacific Design Automation Conference 2015 (ASP-DAC 2015), pp. 665-670, Jan. 2015.
• Julkananusar, A., Nilkhamhang, I., Vanijjirattikhan, R., Atsushi Takahashi. Quadrotor tuning for attitude control based on PID controller using fictitious reference iterative tuning (FRIT), 2015 6th International Conference on Information and Communication Technology for Embedded Systems, IC-ICTES 2015, 2015.
• Ahmed Awad, Atsushi Takahashi, Satoshi Tanaka, Chikaaki Kodama. A Fast Process Variation and Pattern Fidelity Aware Mask Optimization Algorithm, Proc. IEEE/ACM 2014 International Conference on Computer-Aided Design (ICCAD 2014), pp. 238-245, Nov. 2014.  公式リンク  
  
• Tomomi Matsui, Yukihide Kohira, Chikaaki Kodama, Atsushi Takahashi. Positive Semidefinite Relaxation and Approximation Algorithm for Triple Patterning Lithography, the 25th International Symposium on Algorithms and Computation (ISAAC 2014), Algorithms and Computation, Lecture Notes in Computer Science, LNCS 8889, pp. 365–375, Nov. 2014.
• Yukihide Kohira, Yoko Yokoyama, Chikaaki Kodama, Atsushi Takahashi, Shigeki Nojima, Satoshi Tanaka. Yield-aware decomposition for LELE double patterning, Proc. SPIE 9053, Design-Process-Technology Co-optimization for Manufacturability VIII, 90530T, 1-10, Mar. 2014.
• Yoko Yokoyama, Keishi Sakanushi, Yukihide Kohira, Atsushi Takahashi, Chikaaki Kodama, Satoshi Tanaka, Shigeki Nojima. Localization concept of re-decomposition area to fix hotspots for LELE process, Proc. SPIE 9053, Design-Process-Technology Co-optimization for Manufacturability VIII, 90530V, 1-8, Mar. 2014.
• Yukihide Kohira, Atsushi Takahashi. 2-SAT based Linear Time Optimum Two-Domain Clock Skew Scheduling, Proc. Asia and South Pacific Design Automation Conference 2014 (ASP-DAC 2014), pp. 173-178, Jan. 2014.
• Yukihide Kohira, Yoko Takekawa, Chikaaki Kodama, Atsushi Takahashi, Shigeki Nojima, Satoshi Tanaka. Minimum Cost Stitch Selection in LELE Double Patterning, Design for Manufacturability and Yield 2013 (DFM&Y2013), June 2013.
• Yoko Takekawa, Chikaaki Kodama, Atsushi Takahashi, Yukihide Kohira, Satoshi Tanaka, Keishi Sakanushi, Jiro Higuchi, Shigeki Nojima. A Study of Robust Stitch Design for Litho-etch-litho-etch Double Patterning, Design for Manufacturability and Yield 2013 (DFM&Y2013), June 2013.
• Chikaaki Kodama, Hirotaka Ichikawa, Koichi Nakayama, Toshiya Kotani, Shigeki Nojima, Shoji Mimotogi, Shinji Miyamoto, Atsushi Takahashi. Self-Aligned Double and Quadruple Patterning Aware Grid Routing with Hotspots Control, Proc. Asia and South Pacific Design Automation Conference 2013 (ASP-DAC 2013), pp. 267-272, Jan. 2013.
• Kenta Ando, Atsushi Takahashi. Performance Evaluation of Various Configuration of Adder in Variable Latency Circuits with Error Detection/Correction Mechanism, Proc. the 17th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2012), pp. 549-554, Mar. 2012.  公式リンク  
  
• Yiqiang Sheng, Atsushi Takahashi, Shuichi Ueno. 2-Stage Simulated Annealing with Crossover Operator for 3D-Packing Volume Minimization, Proc. the 17th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2012), pp. 227-232, Mar. 2012.  公式リンク  
  
• Yukihide Kohira, Atsushi Takahashi. An Any-Angle Routing Method using Quasi-Newton Method, Proc. Asia and South Pacific Design Automation Conference 2012 (ASP-DAC 2012), pp. 145-150, Jan. 2012.
• Yiqiang Sheng, Atsushi Takahashi, Shuichi Ueno. RRA-Based Multi-Objective Optimization to Mitigate the Worst Cases of Placement, Proc. IEEE 9th International Conference on ASIC (ASICON 2011), pp. 357-360, Oct. 2011.
• Yiqiang Sheng, Atsushi Takahashi, Shuichi Ueno. Relay-Race Algorithm: A Novel Heuristic Approach to VLSI/PCB Placement, Proc. IEEE Computer Society Annual Symposium on VLSI (ISVLSI 2011), pp. 96-101, July 2011.
• Kyosuke Shinoda, Yukihide Kohira, Atsushi Takahashi. Single-Layer Trunk Routing Using 45-Degree Lines within Critical Areas for PCB Routing, Proc. the 16th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2010), pp. 278-283, Oct. 2010.
• Yukihide Kohira, Atsushi Takahashi. CAFE router: A Fast Connectivity Aware Multiple Nets Routing Algorithm for Routing Grid with Obstacles, Proc. Asia and South Pacific Design Automation Conference 2010 (ASP-DAC 2010), pp. 281-286, Jan. 2010.
• Nobuyoshi Takahashi, Atsushi Takahashi. Fast Estimation of Peak Power by Appropriate Input Vector Selection, Student Forum at Asia and South Pacific Design Automation Conference 2010(ASP-DAC 2010), Jan. 2010.
• Yoshiaki Kurata, Yoichi Tomioka, Yukihide Kohira, Atsushi Takahashi. A Routing Method based on Nearest Via Assignment for 2-Layer Ball Grid Array Packages, Proc. the 15th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2009), pp. 307-312, Mar. 2009.
• Shun Gokita, Yukihide Kohira, Atsushi Takahashi. A Fast Approximation Method of Maximum Operation in Statistical Static Timing Analysis for Achieving Specified Yield, Proc. the 15th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2009), pp. 364-369, Mar. 2009.
• Yukihide Kohira, Suguru Suehiro, Atsushi Takahashi. A Fast Longer Path Algorithm for Routing Grid with Obstacles using Biconnectivity based Length Upper Bound, Proc. Asia and South Pacific Design Automation Conference 2009 (ASP-DAC 2009), pp. 600-605, Jan. 2009.
• Yoichi Tomioka, Atsushi Takahashi. A Semi-Monotonic Routing Method for Fanin Type Ball Grid Array Packages, Proc. the 2008 IEEE Asia-Pacific Conference on Circuits and Systems (APCCAS 2008), pp. 1550-1553, Dec. 2008.
• Yukihide Kohira, Shuhei Tani, Atsushi Takahashi. Minimization of Delay Insertion in Clock Period Improvement in General-Synchronous Framework, Proc. the 2008 IEEE Asia-Pacific Conference on Circuits and Systems (APCCAS 2008), pp. 1680-1683, Dec. 2008.
• Masato Inagi, Yasuhiro Takashima, Yuichi Nakamura, Atsushi Takahashi. ILP-Based Optimization of Time-Multiplexed I/O Assignment for Multi-FPGA Systems, Proc. the 2008 IEEE International Symposium on Circuits and Systems (ISCAS 2008), pp. 1800-1803, May 2008.
• Yoichi Tomioka, Atsushi Takahashi. Routability Driven Modification Method of Monotonic Via Assignment for 2-layer Ball Grid Array Packages, Proc. Asia and South Pacific Design Automation Conference 2008 (ASP-DAC 2008), pp. 238-243, Jan. 2008.
• Yoichi Tomioka, Atsushi Takahashi. Fast Monotonic Via Assignment Excluding Mold Gates for 2-Layer Ball Grid Array Packages, Proc. the 14th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI 2007), pp. 192-197, Oct. 2007.
• Yukihide Kohira, Atsushi Takahashi. A Fast Register Relocation Method for Circuit Size Reduction in Generalized-Synchronous Framework, Proc. the 2007 IEEE International Symposium on Circuits and Systems (ISCAS 2007), pp. 1795-1798, May 2007.
• Yosuke Takahashi, Yukihide Kohira, Atsushi Takahashi. A Fast Clock Scheduling for Peak Power Reduction in LSI, Proc. ACM Great Lakes Symposium on VLSI (GLSVLSI 2007), pp. 582-587, Mar. 2007.
• Bakhtiar Affendi Rosdi, Atsushi Takahashi. Replacement of Register with Delay Element for Reducing the Area of Pipelined Circuits, Proc. the 2006 IEEE Asia-Pacific Conference on Circuits and Systems (APCCAS 2006), pp. 802-805, Dec. 2006.
• Yukihide Kohira, Chikaaki Kodama, Kunihiro Fujiyoshi, Atsushi Takahashi. Evaluation of 3D-Packing Representations for Scheduling of Dynamically Reconfigurable Systems, Proc. the 2006 IEEE International Symposium on Circuits and Systems (ISCAS 2006), pp. 4487-4490, May 2006.
• Masato Inagi, Atsushi Takahashi. Network-Flow Based Delay-Aware Partitioning Algorithm, Proc. the 13th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2006), pp. 417-422, Apr. 2006.
• Yukihide Kohira, Atsushi Takahashi. Optimal Register Merging Method after Register Relocation in Semi-Synchronous Framework, Proc. the 13th Workshop on Synthesis And System integration of Mixed Information technologies (SASIMI 2006), pp. 134-140, Apr. 2006.
• Yoichi Tomioka, Atsushi Takahashi. Monotonic Parallel and Orthogonal Routing for Single -Layer Ball Grid Array Packages, Proc. Asia and South Pacific Design Automation Conference 2006 (ASP-DAC 2006), pp. 642-647, Jan. 2006.
• Bakhtiar Affendi Rosdi, Atsushi Takahashi. Low Area Pipelined Circuits by Multi-clock Cycle Path and Clock Scheduling, Proc. Asia and South Pacific Design Automation Conference 2006 (ASP-DAC 2006), pp. 260-265, Jan. 2006.
• Yukiko Kubo, Atsushi Takahashi. A Global Routing Method for 2-Layer Ball Grid Array Packages, Proc. ACM International Symposium on Physical Design (ISPD 2005), pp. 36-43, Apr. 2005.
• Yukihide Kohira, Atsushi Takahashi. Clock Period Minimization Method of Semi-Synchronous Circuits by Delay Insertion, Proc. the 2004 IEEE Asia-Pacific Conference on Circuits and Systems (APCCAS 2004), pp. 533-536, Dec. 2004.
• Bakhtiar Affendi Rosdi, Atsushi Takahashi. Reduction on the Usage of Intermediate Registers for Pipelined Circuits, Proc. the 12th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI 2004), pp. 333-338, Oct. 2004.
• Elaheh Bozorgzadeh, Soheil Ghiasi, Atsushi Takahashi, Majid Sarrafzadeh. Incremental Timing Budget Management in Programmable Systems, Proc. International Conference on Engineering of Reconfigurable Systems and Algorithms (ERSA 2004), pp. 240-246, June 2004.
• Elaheh Bozorgzadeh, Soheil Ghiasi, Atsushi Takahashi, Majid Sarrafzadeh. Optimal Integer Delay Budgeting on Directed Acyclic Graphs, Proc. 40th Design Automation Conference (DAC 2003), pp. 920-925, June 2003.
• Hidetoshi Matsumura, Atsushi Takahashi. Delay Variation Tolerant Clock Scheduling for Semi-synchronous Circuits, Proc. IEEE Asia-Pacific Conference on Circuits and Systems (APCCAS 2002), Vol. 1, pp. 165-170, Oct. 2002.
• Seiichiro Ishijima, Tetsuaki Utsumi, Tomohiro Oto, Atsushi Takahashi. Semi-Synchronous Circuit Design Method by Clock Tree Modification, Proc. the Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI 2001), pp. 382-386, Oct. 2001.
• Masashi Tsuboi, Chikaaki Kodama, Keishi Sakanushi, Kunihiro Fujiyoshi, Atsushi Takahashi. Linear Time Decodable Rectangular Dissection to Represent Arbitrary Packing Using Q-Sequence, Proc. the Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI 2001), pp. 272-278, Oct. 2001.
• Makoto Saitoh, Masaaki Azuma, Atsushi Takahashi. Clustering Based Fast Clock Scheduling for Light Clock-Tree, Proc. Design Automation and Test in Europe Conference and Exhibition (DATE 2001), pp. 240-244, Mar. 2001.
• Masahiko Toyonaga, Keiichi Kurokawa, Takuya Yasui, Atsushi Takahashi. A Practical Clock Tree Synthesis for Semi-Synchronous Circuits, Proc. ACM International Symposium on Physical Design (ISPD 2000), pp. 159-164, Apr. 2000.
• Yoji Kajitani, Atsushi Takahashi, Shigetoshi Nakatake, Kengo R. Azegami. Partition, Packing and Clock Distribution: A New Paradigm of Physical Design, Proc. 13th International Conference on VLSI Design, p. 29, Jan. 2000.
• Kengo R. Azegami, Atsushi Takahashi, Yoji Kajitani. Enumerating the Min-cut Edges with Applications to Graph Partition under Size Constraints, Proc. IEEE International Symposium on Circuits and Systems (ISCAS 1999), Vol. VI, pp. 174-177, June 1999.
• Tomoyuki Yoda, Atsushi Takahashi, Yoji Kajitani. Clock period minimization of semi-synchronous circuits by gate-level delay insertion, Proc. Asia and South Pacific Design Automation Conference (ASP-DAC 1999), pp. 125-128, Jan. 1999.
• Tomonori Izumi, Toshihiko Yokomaru, Atsushi Takahashi, Yoji Kajitani. Computational Complexity Analysis of Set-Bin-Packing Problem, Proc. International Symposium on Circuits And Systems (ISCAS 1998), Vol. 6, pp. 244-247, June 1998.
• Tomonori Izumi, Atsushi Takahashi, Yoji Kajitani. Air-Pressure-Model-Based Fast Algorithms for General Floorplan, Proc. Asia and South Pacific Design Automation Conference (ASP-DAC 1998), pp. 563-570, Feb. 1998.
• Atsushi Takahashi, Wataru Takahashi, Yoji Kajitani. Clock-Routing Driven Layout Methodology for Semi-Synchronous Circuit Design, Proc. 1997 IEEE/ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU), pp. 63-66, Dec. 1997.
• Atsushi Takahashi, Kazunori Inoue, Yoji Kajitani. Clock-Tree Routing Realizing a Clock-Schedule for Semi-Synchronous Circuits, Proc. IEEE/ACM International Conference on Computer Aided Design '97 (ICCAD), pp. 260-265, Nov. 1997.
• Atsushi Takahashi, Yoji Kajitani. Performance and Reliability Driven Clock Scheduling of Sequential Logic Circuits, Proc. Asia and South Pacific Design Automation Conference '97 (ASP-DAC), pp. 37-42, Jan. 1997.
• Hideki Mitsubayashi, Atsushi Takahashi, Yoji Kajitani. Cost-Radius Balanced Spanning/Steiner Trees, Proc. IEEE Asia Pacific Conference on Circuits and Systems '96 (APCCAS), pp. 377-380, 1996.
• Yasuhiro Takashima, Atsushi Takahashi, Yoji Kajitani. Detailed-Routability of FPGAs with Extremal Switch-Block Structures, Proc. the European Design & Test Conference 1996 (ED&TC), pp. 160-164, 1996.
• Atsushi Takahashi, Shuichi Ueno, Yoji Kajitani. Universal Graphs for Graphs with Bounded Path-Width, Proc. IEEE Asia-Pacific Conference on Circuits and Systems '92 (APCCAS), pp. 419-423, 1992.
• Atsushi Takahashi, Shuichi Ueno, Yoji Kajitani. Path-Width and Proper-Path-Width, Proc. International Workshop on Graph and Graph Transformations: Tree-structured graphs, forbidden configurations and graph algorithms, pp. 13-14, 1991.
• Atsushi Takahashi, Shuichi Ueno, Yoji Kajitani. Mixed-Searching and Proper-Path-Width, Proc. Second Annual International Symposium on Algorithms, Lecture Notes in Computer Science, Vol. 557, pp. 61-71, 1991.
• Atsushi Takahashi, Shuichi Ueno, Yoji Kajitani. A Characterization of the Cycle-Free k-Path in Terms of Forbidden Minors, Proc. the Second Japan Conference on Graph Theory and Combinatorics, p. 42, Aug. 1990.

国内会議発表 (査読有り)

• 山本 克治, 神宮司 明良, 高橋 篤司. MEDAバイオチップのための液滴運搬経路探索アルゴリズム, DAシンポジウム2023 論文集, pp. 173-179, Aug. 2023.  公式リンク  
  
• 徐 紫昂, 田湯 智, 高橋 篤司, モロンゴ マチュー, 南 誠, 西岡 克也. ダブルビア制約付きコモンセントロイド配置におけるペア対称配線手法, DAシンポジウム2023 論文集, pp. 207-212, Aug. 2023.  公式リンク  
  
• 谷口和弥, 田湯 智, 高橋篤司, モロンゴ マチュー, 南 誠, 西岡克也. 整数計画法を用いた3層ボトルネックチャネルトラック割当て法, DAシンポジウム2023 論文集, pp. 199-206, Aug. 2023.  公式リンク  
  
• 徐紫昂, 高橋篤司, 轟祐吉, 南誠. コモンセントロイド配置におけるペア対称配線の提案, DAシンポジウム2022 論文集, pp. 21-26, Aug. 2022.
• 野中尚貴, 小平行秀, 東梨奈, 松井知己, 高橋篤司, 児玉親亮. 勾配判定法と劣勾配法を用いたマスク最適化, 第34回 回路とシステムワークショップ, 第34回 回路とシステムワークショップ 論文集, pp. 213-218, Aug. 2021.
• Tahsin Binte Shameem, Atsushi Takahashi, Hiroyoshi Tanabe, Yukihide Kohira, Chikaaki Kodama. A Fast Look Up Table Based Lithography Simulator with SOCS Model for OPC Algorithm, Proc. DA Symposium 2020, IPSJ Symposium Series, pp. 142-149, Sept. 2020.
• 高橋秀和, 佐藤真平, 高橋篤司. CCASを用いた局所特徴量に基づくリソグラフィホットスポット検出器の検討, DAシンポジウム2019 論文集, pp. 99-104, Aug. 2019.
• 高橋秀和, 佐藤真平, 高橋篤司. 人物認識のためのHOGをベースとした低次元特徴量の検討, DAシンポジウム2018 －システムとLSIの設計技術－, DAシンポジウム2018 論文集，情報処理学会シンポジウムシリーズ, 一般社団法人 情報処理学会, Vol. 2018, pp. 45-50, Aug. 2018.  公式リンク  
  
• 赤木佳乃, 佐藤真平, 高橋篤司. 目標端子対接続の実現を目指す集合対間配線アルゴリズム, 第30回 回路とシステムワークショップ, 第30回 回路とシステムワークショップ 論文集, pp. 180-185, May 2017.
• 木村優介, 佐藤真平, 高橋篤司. Self-Aligned Double Patterningのための柔軟な2彩色配線法の提案, DAシンポジウム2016 論文集，情報処理学会シンポジウムシリーズ, Vol. 2016, No. 6, pp. 26-31, Sept. 2016.  公式リンク  
  
• 半田昌平, 高橋篤司, 中田和秀, 松井知己. 半正定値計画緩和に基づく擬似スティッチを用いたTPLのためのレイアウト分割手法, 第29回 回路とシステムワークショップ 論文集, pp. 214-219, May 2016.
• 井原岳志, 本江俊幸, 高橋篤司. Self-Aligned Quadruple Patterningのための配線パターンの効率的な生成手法, DAシンポジウム2015 論文集，情報処理学会シンポジウムシリーズ, Vol. 2015, pp. 125-130, Aug. 2015.  公式リンク  
  
• Ahmed Awad, Atsushi Takahashi. Mask Manufacturability Aware Post OPC Algorithm For Optical Lithography, Proc. DA Symposium 2015, IPSJ Symposium Series, Vol. 2015, pp. 119-124, Aug. 2015.  公式リンク  
  
• Ahmed Awad, Atsushi Takahashi, Satoshi Tanaka, Chikaaki Kodama. A Process Variability Band Area Reduction Algorithm For Optical Lithography, Proc. the 2014 IEICE Society Conference (A-3-6), Vol. A, p. 50, Sept. 2014.
• 田中雄一郎, 高橋篤司. 領域分割を用いたCHORD-LAST法に基づくナンバーリンク解法, DAシンポジウム2014 論文集，情報処理学会シンポジウムシリーズ, Vol. 2014, pp. 221-226, Aug. 2014.  公式リンク  
  
• Ahmed Awad, Atsushi Takahashi, Satoshi Tanaka, Chikaaki Kodama. Mask Optimization With Minimal Number of Convolutions Using Intensity Difference Map, Proc. DA Symposium 2014, IPSJ Symposium Series, Vol. 2014, pp. 145-150, Aug. 2014.  公式リンク  
  
• Ahmed Awad, Atsushi Takahashi, Satoshi Tanaka, Chikaaki Kodama. A New Intensity Based Edge Placement Error Optimization Algorithm for Optical Lithography, Proc. the 27th Workshop on Circuits and Systems, pp. 422-427, Aug. 2014.
• 大月郷史, 高橋篤司. FPGA上に実現した可変レイテンシ技術を用いた乗算器の性能検証, DAシンポジウム2013 論文集，情報処理学会シンポジウムシリーズ, Vol. 2013, No. 3, pp. 157-162, Aug. 2013.
• Yukihide Kohira, Yoko Takekawa, Chikaaki Kodama, Atsushi Takahashi, Shigeki Nojima, Satoshi Tanaka. Overlap Area Maximization in Stitch Selection for LELE Double Patterning, Proc. the 26th Workshop on Circuits and Systems, pp. 466-471, July 2013.
• 篠田享佑, 高橋篤司. 指定長幹配線問題において配線長を調整する領域に関する一考察, 電子情報通信学会 2013年総合大会 講演論文集 (A-3-6), Vol. A, p. 66, Mar. 2013.
• 小平行秀, 高橋篤司. 一般同期方式における最適2クラスタ分割手法, 第25回 回路とシステムワークショップ論文集, pp. 178-183, July 2012.
• 篠田享佑, 小平行秀, 高橋篤司. 単層プリント基板のための各ネットの配線長達成性を考慮した等長配線手法, 電子情報通信学会 2012年総合大会 講演論文集 (A-3-3), Vol. A, p. 87, Mar. 2012.
• 小平行秀, 高橋篤司. 準ニュートン法を用いた自由角度配線のための逐次改善手法, 電子情報通信学会 2011年ソサイエティ大会 講演論文集 (A-3-20), Vol. A, p. 94, Sept. 2011.
• Yiqiang Sheng, Atsushi Takahashi, Shuichi Ueno. A Stochastic Optimization Method to Solve General Placement Problem Effectively, Proc. DA Symposium 2011, IPSJ Symposium Series, Vol. 2011, No. 5, pp. 27-32, Aug. 2011.
• 小平行秀, 高橋篤司. 準ニュートン法を用いた自由角度配線手法, 第24回 回路とシステムワークショップ 論文集, pp. 425-430, Aug. 2011.
• 小平行秀, 高橋篤司. 一般同期方式におけるクラスタ分割に基づくクロック木の性能評価, 電子情報通信学会 2010ソサイエティ大会 講演論文集 (A-3-1), Vol. A, p. 63, Sept. 2010.
• 篠田享佑, 小平行秀, 高橋篤司. 単層プリント基板配線のための高混雑度領域特定手法, 電子情報通信学会 2010ソサイエティ大会 講演論文集 (A-3-4), Vol. A, p. 66, Sept. 2010.
• 井上雅文, 右近祐太, 高橋篤司, 谷口研二. エラー検出回復方式回路の回路構成と性能に関するシミュレーション評価, DAシンポジウム2010 論文集, 情報処理学会シンポジウムシリーズ, Vol. 2010, No. 7, pp. 123-128, Sept. 2010.
• 小平行秀, 高橋篤司. 障害物を含む1層配線領域のための領域分割によるリバー配線手法, 電子情報通信学会 2009ソサイエティ大会 講演論文集 (A-3-9), Vol. A, p. 58, Sept. 2009.
• Yoichi Tomioka, Atsushi Takahashi. Top Layer Plating Lead Maximization for BGA Packages, Proc. the 2009 IEICE Society Conference (A-3-10), Vol. A, p. 59, Sept. 2009.
• 高橋伸嘉, 富岡洋一, 小平行秀, 高橋篤司. 入力ベクトルの適切な選択によるピーク電力高速見積り手法, DAシンポジウム2009論文集, 情報処理学会シンポジウムシリーズ, Vol. 2009, No. 7, pp. 13-18, Aug. 2009.
• 五木田駿, 小平行秀, 高橋篤司. 統計的静的遅延解析における回路の指定歩留まりを達成する最大値見積もり手法, DAシンポジウム2008論文集, 情報処理学会シンポジウムシリーズ, Vol. 2008, No. 7, pp. 193-198, Aug. 2008.
• 小平行秀, 谷修平, 高橋篤司. 遅延挿入量最小化のためのクロックスケジューリングと遅延挿入手法, 第21回 回路とシステム軽井沢ワークショップ 論文集, pp. 629-634, Apr. 2008.
• 小平行秀, 末廣傑, 高橋篤司. 障害物を含む領域における連結度を考慮した配線長見積もりを用いた最長配線手法, 第21回 回路とシステム軽井沢ワークショップ 論文集, pp. 569-574, Apr. 2008.
• 橋本浩良, 小平行秀, 高橋篤司. CADツールを用いた一般同期向けクロック木合成法の改良, DAシンポジウム2007 論文集, 情報処理学会シンポジウムシリーズ, Vol. 2007, No. 7, pp. 199-204, Aug. 2007.
• 小平行秀, 高橋篤司. 一般同期方式向けレジスタ再配置手法の性能評価, DAシンポジウム2007 論文集, 情報処理学会シンポジウムシリーズ, Vol. 2007, No. 7, pp. 193-198, Aug. 2007.
• 富岡洋一, 高橋篤司. 2層BGAパッケージにおける準順行ビア割り当て手法, DAシンポジウム2007 論文集, 情報処理学会シンポジウムシリーズ, Vol. 2007, No. 7, pp. 145-150, Aug. 2007.
• Bakhtiar Affendi Rosdi, Atsushi Takahashi. Delay Balancing by Min-Cut Algorithm for Reducing the Area of Pipelined Circuits, Proc. the 20th Workshop on Circuits and Systems in Karuizawa, pp. 643-648, Apr. 2007.
• 富岡洋一, 高橋篤司. BGAパッケージにおける配線混雑度を考慮した順行配線経路の自動生成手法, DAシンポジウム2006 論文集，情報処理学会シンポジウムシリーズ, Vol. 2006, No. 7, pp. 19-24, July 2006.
• 小平行秀, 高橋篤司. レジスタの再配置による準同期式回路のクロック周期最小化手法, 第19回 回路とシステム軽井沢ワークショップ 論文集, pp. 259-264, Apr. 2006.
• Yukihide Kohira, Atsushi Takahashi. Optimal Register Merging Method after Register Relocation in Semi-Synchronous Framework, Proc. the 2006 IEICE General Conference (A-3-4), Vol. A, p. 68, Mar. 2006.
• 富岡洋一, 高橋篤司. BGAパッケージにおける順行ピン割り当ての解析及び順行配線経路の自動生成, DAシンポジウム2005 論文集, 情報処理学会シンポジウムシリーズ, Vol. 2005, No. 9, pp. 237-242, Aug. 2005.
• Atsushi Takahashi. Practical Fast Clock Scheduling Design Algorithms, Proc. the 18th Workshop on Circuits and Systems in Karuizawa, pp. 515-520, Apr. 2005.
• 小平行秀, 児玉親亮, 藤吉邦洋, 高橋篤司. 計算資源割り当てスケジューリングのための直方体パッキング表現手法の検討, 第18回 回路とシステム軽井沢ワークショップ 論文集, pp. 211-216, Apr. 2005.
• 久保ゆき子, 高橋篤司. 2層BGAパッケージ配線の概略経路自動生成, 第17回 回路とシステム軽井沢ワークショップ 論文集, pp. 535-540, Apr. 2004.
• 小平行秀, 高橋篤司. 遅延挿入による準同期式回路のクロック周期最小化手法, 第17回 回路とシステム軽井沢ワークショップ 論文集, pp. 529-534, Apr. 2004.
• Masato Inagi, Atsushi Takahashi. Network-Flow Based Delay-Aware Circuit Partitioning Algorithm, Proc. the 16th Workshop on Circuits and Systems in Karuizawa, pp. 201-206, Apr. 2003.
• 松村秀敏, 高橋篤司. 大域的および局所的遅延変動を考慮したクロックスケジュール手法, DAシンポジウム2002 論文集, 情報処理学会シンポジウムシリーズ, Vol. 2002, No. 10, pp. 143-148, July 2002.
• 安井卓也, 黒川圭一, 豊永昌彦, 高橋篤司. クロックタイミング余裕度を考慮した遅延修正による回路最適化手法, DAシンポジウム2002 論文集, 情報処理学会シンポジウムシリーズ, Vol. 2002, No. 10, pp. 259-264, July 2002.
• 壷井雅史, 坂主圭史, 高橋篤司. Q-sequenceとSA法を用いて高品質な配置を高速に得るためのパラメータ設定に関する一考察, 第15回 回路とシステム(軽井沢)ワークショップ 論文集, pp. 125-130, Apr. 2002.
• 松村秀敏, 高橋篤司. 遅延変動を考慮した準同期回路の動作条件に関する一考察, 第14回 回路とシステム(軽井沢)ワークショップ 論文集, pp. 101-106, Apr. 2001.
• 稲木雅人, 梶谷洋司, 高橋篤司. 近接度に着目した入出力ピン配置アルゴリズム, 電子情報通信学会 基礎・境界ソサイエティ大会 講演論文集 (A-3-1), Vol. A, p. 68, Sept. 2000.
• 野島隆志, 梶谷洋司, 高橋篤司. 局所方向性を持つFPGAの経由スイッチ数最小化配置アルゴリズム, 電子情報通信学会 基礎・境界ソサイエティ大会 講演論文集 (A-3-4), Vol. A, p. 71, Sept. 2000.
• 安井卓也, 黒川圭一, 豊永昌彦, 高橋篤司. 動的クロックタイミング割り当てによる準同期クロック合成, DAシンポジウム2000 論文集, 情報処理学会シンポジウムシリーズ, Vol. 2000, No. 8, pp. 43-48, July 2000.
• 斉藤誠, 高橋篤司. レイアウトを考慮したクラスタ分割によるクロックスケジューリング手法, DAシンポジウム2000 論文集, 情報処理学会シンポジウムシリーズ, Vol. 2000, No. 8, pp. 39-42, July 2000.
• 依田友幸, 高橋篤司, 梶谷洋司. ゲートレベルの遅延挿入による準同期式回路のクロック周期の最小化, DAシンポジウム'98 論文集, 情報処理学会シンポジウムシリーズ, Vol. 98, No. 9, pp. 233-238, July 1998.
• 高橋篤司, 村田洋. 屈折トラック方式による3層L型チャネルの実現, 第11回 回路とシステム(軽井沢)ワークショップ 論文集, pp. 107-112, Apr. 1998.
• 泉知論, 高橋篤司, 梶谷洋司. 一般構造フロアプランの面積最小化のための疑似気圧モデルと高速アルゴリズム, 電子情報通信学会 基礎・境界ソサイエティ大会 講演論文集 (A-3-1), Vol. A, p. 53, Sept. 1997.
• 高橋篤司, 井上一紀, 森下和明, 梶谷洋司. 準同期式回路のためのクロック配線および遅延挿入手法, 電子情報通信学会 基礎・境界ソサイエティ大会 講演論文集 (A-3-14), Vol. A, p. 66, Sept. 1997.
• 高島康裕, 高橋篤司, 梶谷洋司. 総隣接並走距離最小化問題, 第10回 回路とシステム軽井沢ワークショップ 論文集, pp. 421-426, Apr. 1997.
• 三林秀樹, 高橋篤司, 梶谷洋司. 指定点からの距離制限付き矩形スタイナー木の構成, DAシンポジウム'96, 情処シンポジウム論文集, 情報処理学会, Vol. 96, No. 4, pp. 195-200, Aug. 1996.
• 泉知論, 横丸敏彦, 高橋篤司, 梶谷洋司. 端子数制約のもとでの回路分割のための集合ビンパッキング問題の一解法, 第9 回回路とシステム軽井沢ワークショップ 論文集, pp. 73-78, Apr. 1996.
• 高島康裕, 高橋篤司, 梶谷洋司. 配線可能性を保証するFPGAの解析と構成法, 第8回 回路とシステム軽井沢ワークショップ 論文集, pp. 103-108, Apr. 1995.
• Tomonori Izumi, Toshihiko Yokomaru, Atsushi Takahashi, Yoji Kajitani. Computational Complexity Map of the Set Bin-Packing Problem, Proc. IEICE General Conference (A-110), Vol. 1, p. 110, Mar. 1995.
• 石川宏之, 高橋篤司, 梶谷洋司. セルアレイ方式VLSIのセル行内の相対関係を保存したセルの最適配置に関する研究, DAシンポジウム'94, 情処シンポジウム論文集, 情報処理学会, Vol. 94, No. 5, pp. 49-54, Aug. 1994.
• 高島康裕, 高橋篤司, 梶谷洋司. FPGAのスイッチブロックのアーキテクチャについての研究, DAシンポジウム'94, 情処シンポジウム論文集, 情報処理学会, Vol. 94, No. 5, pp. 165-170, Aug. 1994.
• 平賀健文, 小関譲, 梶谷洋司, 高橋篤司. 2点間最短路を求める両方向探索アルゴリズムの効率化, 第6回 回路とシステム軽井沢ワークショップ 論文集, pp. 249-254, Apr. 1993.
• Atsushi Takahashi, Shuichi Ueno, Yoji Kajitani. Universal Graphs for Graphs with Bounded Path-Width, Proc. 5th Karuizawa Workshop on Circuits and Systems, pp. 179-184, Apr. 1992.
• Atsushi Takahashi, Shuichi Ueno, Yoji Kajitani. Mixed-Searching and Proper-Path-Width, Proc. 4th Karuizawa Workshop on Circuits and Systems, pp. 215-220, Apr. 1991.
• Atsushi Takahashi, Yoji Kajitani. A Switch-Box Router 'BOX-PEELER' and Its Tractable Problem, Proc. 2nd Karuizawa Workshop on Circuits and Systems, pp. 374-381, May 1989.

国際会議発表 (査読なし・不明)

• Atsushi Takahashi. Routing Algorithms for VLSI and their Theoretical Background, 11th International Conference on Embedded Systems and Intelligent Technology (ICESIT 2018) - The Ninth International Conference on Information and Communication Technology for Embedded Systems (IC-ICTES 2018), May 2018.
• Atsushi Takahashi. Routing Algorithms - from classic to advanced -, IEEE CASS Central China Workshop, Nov. 2017.
• Atsushi Takahashi. Routing Algorithms - from classic to advanced -, 2017 Taiwan and Japan Conference on Circuits and Systems (TJCAS), Aug. 2017.
• Atsushi Takahashi, Ahmed Awad, Yukihide Kohira, Tomomi Matsui, Chikaaki Kodama, Shigeki Nojima, Satoshi Tanaka. [Invited] Multi Patterning Techniques for Manufacturability Enhancement in Optical Lithography, Proc. the 2014 International Conference on Integrated Circuits, Design, and Verification (ICDV 2014), pp. 117-122, Nov. 2014.
• Atsushi Takahashi. Dawn of Computer-aided Design - from Graph-theory to Place and Route -, Proc. ACM International Symposium on Physical Design (ISPD 2013), p. 58, Mar. 2013.
• Atsushi Takahashi. Adaptive Computing Oriented Circuit Synthesis, Proc. Ambient GCOE International Workshop on System LSI : Ambient SoC - Now and Beyond, p. 6, Nov. 2011.
• Atsushi Takahashi. Approaches for Improving Synchronous Circuit Performance, Physical Design Issues for Highly Integrated LSI and SiP, IEEE Circuits and Systems Society Kansai Chapter, July 2010.
• Atsushi Takahashi. New Design Methodologies for Synchronous Circuits, Special Papers of IEEJ the 2009 International Analog VLSI Workshop, pp. I2-1-I2-4, Nov. 2009.
• Atsushi Takahashi. Recent Advances in Routing Control Technology, Proc. Japan-Taiwan Semiconductor Electronic Design Automation (EDA) Science and Technology Symposium, pp. 143-150, Sept. 2009.

国内会議発表 (査読なし・不明)

• 徐紫昂, 田湯 智, 高橋篤司, モロンゴ マチュー, 南 誠, 西岡克也. ダブルビア制約付きペア対称配線問題に対するSMTソルバを用いたテンプレート配線手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2023-102), Vol. 123, No. 390, pp. 18-23, Feb. 2024.
• Zezhong Wang, Masayuki Shimoda, Atsushi Takahashi. Single Trunk Routing Problem for Generalized Channel, Technical Committee on VLSI Design Technologies, IEICE Technical Report (VLD2023-104), Vol. 123, No. 390, pp. 30-35, Feb. 2024.
• 谷口和弥, 田湯 智, 高橋篤司, モロンゴ マチュー, 南 誠, 西岡克也. 端子上下配置3層ボトルネック配線に対するトラック割当て法の提案, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2023-103), Vol. 123, No. 390, pp. 24-29, Feb. 2024.
• 齊藤颯太, 堀本 遊, 高橋篤司, 小平行秀, 児玉親亮. ボロノイ図を用いたSRAF配置とLUTベース光強度評価による高速SRAF最適化手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2022-80), Vol. 122, No. 402, pp. 43-48, Mar. 2023.
• 堀本 遊, 齊藤颯太, 高橋篤司, 小平行秀, 児玉親亮. 振幅成分を利用した補正による忠実度の高いマスクパターン生成手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2022-79), Vol. 122, No. 402, pp. 37-42, Mar. 2023.
• 谷口和弥, 田湯 智, 高橋篤司, モロンゴ マチュー, 南 誠, 西岡克也. ボトルネック配線における配線可能性向上のための配線交差を考慮したトラック割当て法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2022-101), Vol. 122, No. 402, pp. 149-154, Mar. 2023.
• 徐 紫昂, 田湯 智, 高橋篤司, モロンゴ マチュー, 南 誠, 西岡克也. 共通信号制約付きコモンセントロイド配置におけるペア対称配線手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2022-102), Vol. 122, No. 402, pp. 155-160, Mar. 2023.
• 齊藤颯太, 高橋篤司. LUTベースの光強度推定による高速なSRAF最適化手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2022-40), Vol. 122, No. 283, pp. 121-126, Nov. 2022.
• 野中尚貴, 小平行秀, 高橋篤司, 児玉親亮. ボロノイ分割と繰り返し改善によるマスク最適化手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2022-41), Vol. 122, No. 283, pp. 127-132, Nov. 2022.
• 谷口和弥, 田湯智, 高橋篤司, 轟祐吉, 南誠. アナログ集積回路面積削減のためのボトルネックチャネル配線の提案, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2021-77), Vol. 121, No. 412, pp. 7-12, Mar. 2022.
• 小平行秀, 中山晴貴, 野中尚貴, 松井知己, 高橋篤司, 児玉親亮. シミュレーテッド量子アニーリングを用いたマスク最適化手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2021-45), Vol. 121, No. 277, pp. 162-167, Dec. 2021.
• 高橋秀和, 佐藤真平, 高橋篤司. 機械学習を用いたリソグラフィホットスポット検出手法と評価に関して, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2019-106), Vol. 119, No. 443, pp. 71-76, Mar. 2020.
• 和田邦彦, 佐藤真平, 高橋篤司. 集合対間配線における配線長差削減を考慮した端子対間配線手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2019-95), Vol. 119, No. 443, pp. 7-12, Mar. 2020.
• 東梨奈, 小平行秀, 松井知己, 高橋篤司, 児玉親亮. ラグランジュ緩和法と境界Flippingによるプロセスばらつきを考慮したピクセルベースマスク最適化手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2019-105), Vol. 119, No. 443, pp. 65-70, Mar. 2020.
• 小椋弘貴, 高橋秀和, 佐藤真平, 高橋篤司. ホットスポットテストケースに用いられるデータベースの分析, 電子情報通信学会技術研究報告, Vol. 119, No. 282, pp. 191-196, Nov. 2019.
• 小平行秀, 東梨奈, 松井知己, 高橋篤司, 児玉親亮. 劣勾配法によるプロセスばらつきを考慮したマスク最適化手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2019-53), Vol. 119, No. 282, pp. 197-202, Nov. 2019.
• 和田邦彦, 大和田真由, 山本克治, 堀本遊, 佐藤真平, 高橋篤司. グラフの位相埋め込みの配置配線パズルへの適用に関する一検討, 情報処理学会研究報告, Vol. 2019-SLDM-189, No. 31, pp. 1-6, Nov. 2019.
• 赤木佳乃, 佐藤真平, 高橋篤司. 選択的な端子対接続による集合対間配線手法, 電子情報通信学会技術研究報告, vol. 118, no. 457, pp. 37-42, Feb. 2019.
• 佐々栄治郎, 佐藤真平, 高橋篤司. 一般同期性能を向上させる遅延最適化に関する検討, 電子情報通信学会技術研究報告, vol. 118, no. 430, pp. 1-6, Jan. 2019.
• 東梨奈, 小平行秀, 松井知己, 高橋篤司, 児玉親亮, 野嶋茂樹. 0-1二次計画法によるプロセスばらつきを考慮したモデルベースマスク補正手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2018-70), Vol. 118, No. 334, pp. 209-214, Dec. 2018.
• 大和田真由, 和田邦彦, 赤木佳乃, 佐藤真平, 高橋篤司. 集合対間配線問題ソルバと引きはがし再配線のADC2018問題への適用, 情報処理学会研究報告, Vol. 2018-SLDM-185, No. 13, pp. 1-6, Dec. 2018.
• 赤木佳乃, 大和田真由, 和田邦彦, 佐藤真平, 高橋篤司. 集合対間配線手法のADC2018への適用に関する一考察, 情報処理学会研究報告, Vol. 2018-SLDM-185, No. 12, pp. 1-6, Dec. 2018.
• 和田邦彦, 大和田真由, 赤木佳乃, 佐藤真平, 高橋篤司. ADC2018問題の自動生成手法に関する一検討, 情報処理学会研究報告, Vol. 2018-SLDM-185, No. 11, pp. 1-4, Dec. 2018.
• 西原 明法, 篭橋雄二, スチュワート・デービッド, 高橋篤司, 山田 明. 6大学工学系助教意識調査, 日本教育工学会 第34回全国大会, 日本教育工学会全国大会講演論文集, 日本教育工学会, Vol. 34, pp. 853-854, Sept. 2018.
• 赤木佳乃, 佐藤真平, 高橋篤司. 集合対間配線における目標端子対選択法に関する一検討, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2017-59), Vol. 117, No. 273, pp. 235-240, Nov. 2017.  公式リンク  
  
• 西原明法, スチュワート デービッド, 篭橋 雄二, 高橋 篤司, 山田 明. 6大学人財交流による教員育成の推進, 日本教育工学会 第33回全国大会, 日本教育工学会 第33回全国大会 講演論文集, Sept. 2017.
• 右近祐太, 佐藤真平, 高橋篤司. 演算器の可変レイテンシ化による処理性能と回路面積のトレードオフに関する評価, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2017-26), Vol. 117, No. 97, pp. 119-124, June 2017.
• 高橋 篤司. IEEE CEDA日本チャプター発足とその役割, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2017-59), Vol. 117, No. 17, pp. 31-34, May 2017.  公式リンク  
  
• 杉原舜, 佐藤真平, 高橋篤司. 単層プリント基板における目標等長配線を実現するための部分配線修正手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2016-114), Vol. 116, No. 478, pp. 73-78, Mar. 2017.
• 尾頭篤, 佐藤真平, 高橋篤司. LELEダブルパターニングにおけるFMアルゴリズムを用いた効率的なパターン局所修正手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2016-113), Vol. 116, No. 478, pp. 67-72, Mar. 2017.
• 半田昌平, 佐藤真平, 高橋篤司. TPLのための半正定値計画緩和に基づくレイアウト分割手法のポリゴン集合クラスタリングによる高速化, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2016-111), Vol. 116, No. 478, pp. 55-60, Mar. 2017.
• 高橋篤司. グラフは難だが役に立つ, 電子情報通信学会 2017年総合大会 講演論文集 (AS-1-4), Vol. A, pp. S6-S7, Mar. 2017.
• 佐藤真平, 右近祐太, 高橋篤司. 典型的な回路を用いた近似演算における入力系列の演算精度への影響の調査, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2016-95), Vol. 116, No. 415, pp. 165-170, Jan. 2017.  公式リンク  
  
• 西原明法, 篭橋雄二, 高橋篤司, 山田 明. 6大学人財交流による共同教員育成, 日本教育工学会第32回全国大会, 日本教育工学会第32回全国大会, 1a-B107-01, Sept. 2016.
• 半田昌平, 高橋篤司, 中田和秀, 松井知己. 半正定値計画緩和に基づくMPLレイアウト分割のための補正項, 電子情報通信学会 2016年総合大会 講演論文集 (A-6-12), Vol. A, p. 86, Mar. 2016.
• 本江俊幸, 高橋篤司. Self-Aligned Quadruple Patterningのための3色グリッド上の異色ネットを考慮した配線手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2015-135), Vol. 115, No. 465, pp. 137-142, Mar. 2016.
• 中塚裕志, 高橋篤司. 動的タイミングエラー検出を用いた可変レイテンシ化による一般同期式回路の高性能化, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2015-140), Vol. 115, No. 465, pp. 167-172, Mar. 2016.
• 井原岳志, 高橋篤司. Self-Aligned Quadruple Patterningのための3次配線アルゴリズムを用いた効率的な配線生成手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2015-53), Vol. 115, No. 338, pp. 93-98, Dec. 2015.  公式リンク  
  
• 小平行秀, 児玉親亮, 松井知己, 高橋篤司, 野嶋茂樹, 田中聡. マスク位置ずれに対する耐性を持つLELECUTトリプルパターニングのためのマスク割り当て手法, 次世代リソグラフィワークショップ予稿集 (NGL2015), pp. 35-36, July 2015.
• 本江俊幸, 高橋篤司. 折れ曲がり制約を含む配線問題のNP完全性, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2015-3), Vol. 115, No. 21, pp. 13-18, May 2015.  公式リンク  
  
• 高橋紀之, 井原岳志, 高橋篤司. 側壁プロセス配線におけるカットパターン削減手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2014-154), Vol. 114, No. 476, pp. 7-12, Mar. 2015.
• 田中雄一郎, 高橋篤司. 位相的な配線可能性を考慮した高速なナンバーリンク解法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2014-155), Vol. 114, No. 476, pp. 13-18, Mar. 2015.
• Ahmed Awad, Atsushi Takahashi. A Fast Lithographic Mask Correction Algorithm, Technical Committee on VLSI Design Technologies, IEICE Technical Report (VLD2014-153), Vol. 114, No. 476, pp. 1-6, Mar. 2015.
• 大月郷史, 高橋篤司. エラー検出回復方式を導入した乗算器の性能検証, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2014-181), Vol. 114, No. 476, pp. 159-164, Mar. 2015.
• 中谷勇太, 高橋篤司. 集合対間配線における配線付け替えのためのゼロ閉路探索手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2014-156), Vol. 114, No. 476, pp. 19-24, Mar. 2015.
• 中谷勇太, 高橋篤司. 集合対間配線における総配線長および配線長差の削減手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2014-87), Vol. 114, No. 328, pp. 111-116, Nov. 2014.  公式リンク  
  
• 小平行秀, 横山陽子, 児玉親亮, 高橋篤司, 野嶋茂樹, 田中聡. LELEダブルパターニングのための歩留まりを考慮した高速マスク割り当て手法, 次世代リソグラフィワークショップ予稿集 (NGL2014), pp. 41-42, July 2014.
• 小平行秀, 松井知己, 横山陽子, 児玉親亮, 高橋篤司, 野嶋茂樹, 田中聡. 半正定値緩和法を用いたLELECUTトリプルパターニングのためのレイアウト分割手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2014-6), Vol. 114, No. 59, pp. 27-32, May 2014.  公式リンク  
  
• 宮辺祐太郎, 高橋篤司, 松井知己, 小平行秀, 横山陽子. ダブルパターニングにおけるリソグラフィECOのためのパターン局所修正法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2013-149), Vol. 113, No. 454, pp. 87-92, Mar. 2014.
• 井原岳志, 高橋篤司, 児玉親亮. 側壁ダブルパターニングのための修正2色グリッド配線法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2013-150), Vol. 113, No. 454, pp. 93-98, Mar. 2014.
• 山本祐作, 高橋篤司. 集合対間配線に対する配線長差削減アルゴリズムの改良, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2013-142), Vol. 113, No. 454, pp. 49-54, Mar. 2014.
• 篠田享佑, 高橋篤司. 単層プリント基板のための各ネットの目標配線長達成性を考慮した配線手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2012-149), Vol. 112, No. 451, pp. 77-82, Mar. 2013.
• 安藤健太, 高橋篤司. エラー検出回復方式を用いた可変レイテンシ回路のための高速な性能見積もり手法, システムLSI設計技術研究会, 情報処理学会研究報告, Vol. 2013-SLDM-160, No. 16, pp. 1-6, Mar. 2013.  公式リンク  
  
• 秋田大, 安藤健太, 高橋篤司. 動的遅延分布の高速な見積もり手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2012-55), Vol. 112, No. 245, pp. 83-88, Oct. 2012.  公式リンク  
  
• 高橋篤司. 遅延ばらつき適応回路：遅延ばらつき状況下の高性能回路, 第25回 回路とシステムワークショップ論文集, pp. 184-189, July 2012.
• 右近祐太, 安藤健太, 高橋篤司. FPGA上に実現した可変レイテンシ回路の性能評価, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2011-141), Vol. 111, No. 450, pp. 127-132, Mar. 2012.
• 山本祐作, 高橋篤司. PCB一層配線における集合対間配線のフローを用いた配線長差削減アルゴリズム, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2011-87), Vol. 111, No. 324, pp. 203-208, Nov. 2011.
• Yiqiang Sheng, Atsushi Takahashi, Shuichi Ueno. An Improved Simulated Annealing for 3D Packing with Sequence Triple and Quintuple Representations, Technical Committee on VLSI Design Technologies, IEICE Technical Report (VLD2011-88), Vol. 111, No. 324, pp. 209-214, Nov. 2011.  公式リンク  
  
• 高橋篤司. 集合対間配線問題に関する一考察, VLSI設計技術研究会, 電子情報通信学会技術報告書 (VLD2011-44), Vol. 111, No. 216, pp. 23-28, Sept. 2011.
• Yiqiang Sheng, Atsushi Takahashi, Shuichi Ueno. MSA: Mixed Stochastic Algorithm for Placement with Larger Solution Space, Technical Committee on VLSI Design Technologies, IEICE Technical Report (VLD2011-42), Vol. 111, No. 216, pp. 11-16, Sept. 2011.
• 安藤健太, 高橋篤司. エラー検出回復方式における様々な加算器の性能評価, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2011-33), Vol. 111, No. 103, pp. 147-152, July 2011.
• 河野祐貴, 高島康裕, 高橋篤司. 最小総変位配置実現問題に対し効率的な位相変更手法CRP法の提案, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2010-138), Vol. 110, No. 432, pp. 129-134, Mar. 2011.
• 井上雅文, 右近祐太, 高橋篤司. ゲートレベルシミュレーションによるエラー検出・回復方式回路の評価, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2010-141), Vol. 110, No. 432, pp. 147-152, Mar. 2011.
• 右近祐太, 井上雅文, 高橋篤司, 谷口研二. FPGA上に実現した可変レイテンシ回路の動作検証, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2010-142), Vol. 110, No. 432, pp. 153-158, Mar. 2011.
• 高橋篤司. ［招待講演］VLSI設計自動化の現状と将来展望, 応用物理学会分科会シリコンテクノロジー, No. 128, pp. 42-43, Nov. 2010.
• 河野祐貴, 高島康裕, 高橋篤司. 総変位最小配置のための高速位相変更手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2010-51), Vol. 110, No. 210, pp. 55-60, Sept. 2010.
• 小平行秀, 高橋篤司. ［招待講演］PCB配線設計のための一層複線指定長配線手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2010-47), Vol. 110, No. 210, pp. 31-36, Sept. 2010.
• 篠田享佑, 小平行秀, 高橋篤司. 単層プリント基板配線のための効率的な高混雑度領域特定および45度線による混雑度緩和法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2010-9), Vol. 110, No. 36, pp. 79-84, May 2010.
• 木下昌紀, 富岡洋一, 高橋篤司. 2層BGAパッケージのための詳細ビア配置手法の評価, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2009-117), Vol. 109, No. 462, pp. 109-114, Mar. 2010.
• 高橋伸嘉, 富岡洋一, 小平行秀, 高橋篤司. 入力ベクトルと回路の内部状態を考慮したピーク電力高速見積もり手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2009-115), Vol. 109, No. 462, pp. 97-102, Mar. 2010.
• 右近祐太, 井上雅文, 高橋篤司, 谷口研二. エラー検出回復方式における加算器の性能評価, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2009-121), Vol. 109, No. 462, pp. 133-138, Mar. 2010.
• 小平行秀, 高橋篤司. 一般同期方式における消費電力を抑えたクロック木構成のためのクラスタ分割法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2009-119), Vol. 109, No. 462, pp. 121-126, Mar. 2010.
• Nobuyoshi Takahashi, Atsushi Takahashi. Fast Estimation of Peak Power by Appropriate Input Vector Selection, The 6th IEEE Tokyo Young Researchers Workshop, Dec. 2009.
• 右近祐太, 高橋篤司, 谷口研二. ［ポスター講演］加算器におけるクロック周期に応じた遅延エラー率の評価, 集積回路研究会, 電子情報通信学会技術研究報告 (ICD2009-91), Vol. 109, No. 336, pp. 77-81, Dec. 2009.
• 木下昌紀, 富岡洋一, 高橋篤司. 2層BGAパッケージにおける配線混雑度低減のための詳細ビア配置手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2009-30), Vol. 109, No. 201, pp. 7-12, Sept. 2009.
• 小平行秀, 高橋篤司. 1層複線配線問題における幹配線を生成するための壁生成法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2009-31), Vol. 109, No. 201, pp. 13-18, Sept. 2009.
• 篠田享佑, 小平行秀, 高橋篤司. プリント基板のための45度線による混雑度緩和を利用した配線手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2009-23,CAS2009-18,SIP2009-35), Vol. 109, No. 111, pp. 97-102, July 2009.
• 井上雅文, 富岡洋一, 小平行秀, 高橋篤司. パス長制限付き点集合に対する配線木構成手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2009-4), Vol. 109, No. 34, pp. 31-36, May 2009.
• 末廣傑, 小平行秀, 高橋篤司. 障害物を含む配線領域における並走配線最長化手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2008-137), Vol. 108, No. 487, pp. 59-64, Mar. 2009.
• 河野祐貴, 高島康裕, 高橋篤司. 最小総変位配置実現問題における高速最適化手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2008-138), Vol. 108, No. 487, pp. 65-70, Mar. 2009.
• 谷修平, 小平行秀, 高橋篤司. クロック周期短縮のための挿入遅延量を抑えた回路への遅延挿入法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2008-135), Vol. 108, No. 487, pp. 53-58, Mar. 2009.
• 橋本浩良, 小平行秀, 高橋篤司. EDAツールを用いた低コスト一般同期クロックツリー合成手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2008-134), Vol. 108, No. 487, pp. 47-52, Mar. 2009.
• 小平行秀, 高橋篤司. CAFE router: 障害物を含む領域における連結度を考慮した複線配線手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2008-72,DC2008-40), Vol. 108, No. 298, pp. 73-78, Nov. 2008.
• 倉田芳明, 富岡洋一, 小平行秀, 高橋篤司. 最近傍ビア配置に基づく2層BGAパッケージ自動配線手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2008-55), Vol. 108, No. 224, pp. 49-54, Sept. 2008.
• 佐藤直, 富岡洋一, 高橋篤司. 2層BGAパッケージにおけるメッキ引き出し配線手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2007-154), Vol. 107, No. 507, pp. 61-66, Mar. 2008.
• 末廣傑, 小平行秀, 高橋篤司. 障害物を含む領域における最大配線長見積もりに関する考察, 回路とシステム研究会, 電子情報通信学会技術研究報告 (CAS2007-97), Vol. 107, No. 476, pp. 19-23, Feb. 2008.
• 石田勉, 小平行秀, 高橋篤司. 最短パス木修正アルゴリズムの設計とその性能評価, 回路とシステム研究会, 電子情報通信学会技術研究報告 (CAS2007-98), Vol. 107, No. 476, pp. 25-30, Feb. 2008.
• 古屋宏基, 小平行秀, 高橋篤司. 統計的静的遅延解析による指定良品率を達成する最大遅延値見積もり手法, システムLSI設計技術研究会, 情報処理学会研究報告 (2007-SLDM-130), Vol. 2007, No. 39, pp. 75-79, May 2007.
• 原田陽介, 橋本浩良, 小平行秀, 高橋篤司. CADツールを用いた一般同期向けクロック木の一合成法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2006-127), Vol. 106, No. 548, pp. 49-53, Mar. 2007.
• 高橋洋介, 高橋篤司. クロックスケジューリングを用いた消費電力波形平滑化によるLSIのピーク電力削減手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2006-69), Vol. 106, No. 388, pp. 27-32, Nov. 2006.  公式リンク  
  
• Yukihide Kohira, Atsushi Takahashi. A Fast Register Relocation Method for Circuit Size Reduction in Generalized-Synchronous Framework, Technical Committee on VLSI Design Technologies, IEICE Technical Report (VLD2006-70), Vol. 106, No. 388, pp. 33-38, Nov. 2006.  公式リンク  
  
• Yoichi Tomioka, Atsushi Takahashi. Routability Driven Via Assignment and Routing for 2-Layer Ball Grid Array Packages, Technical Committee on VLSI Design Technologies, IEICE Technical Report (VLD2006-76), Vol. 106, No. 389, pp. 25-30, Nov. 2006.  公式リンク  
  
• 高橋篤司. ［招待講演］大域クロックを用いた一般同期回路 ～設計方法論，それらを支えるツール群，今後の展望～, システムLSI設計技術研究会, 情報処理学会研究報告 (2006-SLDM-126), Vol. 2006, No. 111, pp. 159-164, Oct. 2006.  公式リンク  
  
• 高橋洋介, 高橋篤司. クロックスケジューリングを用いたLSIのピーク電力削減手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2006-35), Vol. 106, No. 254, pp. 7-12, Sept. 2006.  公式リンク  
  
• 石田勉, 小平行秀, 高橋篤司. 負閉路探索手法の性能評価, アルゴリズム研究会, 情報処理学会研究報告 (2006-AL-107), Vol. 2006, No. 71, pp. 45-50, July 2006.
• 井口雅之, 高橋篤司. 遅延変動を考慮したクロック木の構築手法, システムLSI設計技術研究会, 情報処理学会研究報告 (2006-SLDM-124), Vol. 2006, No. 28, pp. 55-60, Mar. 2006.
• 砂走裕一, 小平行秀, 高橋篤司. クラスタ分割を用いたスケジューリング法の効率化, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2005-113), Vol. 105, No. 644, pp. 31-36, Mar. 2006.  公式リンク  
  
• 野村義孝, 高橋篤司. BGAパッケージにおける最大密度を低減する順行配線修正法の提案, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2005-95), Vol. 105, No. 513, pp. 43-48, Jan. 2006.  公式リンク  
  
• Bakhtiar Affendi Rosdi, Atsushi Takahashi. An Algorithm to Calculate the Minimum Clock Period of a Semi-synchronous Circuit that Contains Multi-clock Cycle Path, Technical Committee on VLSI Design Technologies, IEICE Technical Report (VLD2005-8), Vol. 105, No. 58, pp. 13-18, May 2005.
• 上林英悟, 小平行秀, 高橋篤司. 準同期方式におけるリタイミングを用いた回路修正手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2004-146), Vol. 104, No. 709, pp. 55-60, Mar. 2005.
• 小平行秀, 児玉親亮, 藤吉邦洋, 高橋篤司. 動的再構成可能なシステムのための計算資源割り当てスケジューリング手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2004-67), Vol. 104, No. 478, pp. 37-42, Dec. 2004.
• 守屋暁彦, 高橋篤司. 低消費電力を目指したクロック木の構成法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2003-140), Vol. 103, No. 702, pp. 25-29, Mar. 2004.
• 森創司, 高橋篤司. 準同期方式によるLSIのピーク電力の削減, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2003-141), Vol. 103, No. 702, pp. 31-36, Mar. 2004.
• 山崎創, 高橋篤司. クロック木の配線長を考慮したクロックスケジュール法の改良, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2003-126), Vol. 103, No. 579, pp. 7-12, Jan. 2004.
• 内田誠司, 高橋篤司. 低温域におけるMoveの制限によるSimulated Annealing法を用いたパッキングの高速化, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2003-97), Vol. 103, No. 476, pp. 163-168, Nov. 2003.
• 山崎創, 高橋篤司. クロック木の配線長を考慮したクラスタ修正によるクロックスケジュール法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2002-35), Vol. 102, No. 164, pp. 119-124, June 2002.
• 内田誠司, 高橋篤司. Moveの制限によるシミュレイティッド・アニーリング法を用いたパッキングの高速化, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2002-31), Vol. 102, No. 164, pp. 95-100, June 2002.
• 稲木雅人, 高橋篤司, 畔上謙吾. 回路遅延を考慮した最小カット法に基づく回路分割アルゴリズム, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2002-7), Vol. 102, No. 72, pp. 37-42, May 2002.
• 高橋篤司. クロック同期回路，非クロック同期回路の高性能化に向けて, システムLSI設計技術研究会, 情報処理学会研究報告 (2001-SLDM-102), Vol. 2001, No. 113, pp. 19-22, Nov. 2001.
• 内海哲章, 石島誠一郎, 大戸友博, 高橋篤司. MIPS互換準同期式プロセッサの試作, 第5回システムLSIワークショップ, 講演資料集及びポスタ資料集, pp. 299-302, Nov. 2001.
• 金麗妍, 坂主圭史, 高橋篤司, 村田洋. Q-sequenceによるフロアプランの全列挙アルゴリズムと外壁隣接要求問題, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2001-102), Vol. 101, No. 467, pp. 79-84, Nov. 2001.
• 松村秀敏, 高橋篤司. 耐遅延変動クロックスケジュールの提案, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2001-121), Vol. 101, No. 468, pp. 57-62, Nov. 2001.
• 野島隆志, 坂主圭史, 高橋篤司, 梶谷洋司. 配線可能性を保証するSequence-Pairを用いた配置手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2001-54), Vol. 101, No. 144, pp. 59-65, June 2001.
• 内海哲章, 石島誠一郎, 高橋篤司. 様々な準同期式回路合成法の比較, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2001-11), Vol. 101, No. 46, pp. 23-26, May 2001.
• 宇多川勉, 高橋篤司. ピーク電力削減のためのクロックスケジュール手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2000-143), Vol. 100, No. 646, pp. 55-60, Mar. 2001.
• 山崎博之, 三上直人, 高橋篤司, 梶谷洋司. モジュールの重なりを許さない力学的モデルによるモジュール配置手法の提案, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2000-136), Vol. 100, No. 646, pp. 13-18, Mar. 2001.
• 石島誠一郎, 高橋篤司. 同期回路設計環境を用いた準同期クロック木構成手法, システムLSI設計技術研究会, 情報処理学会研究報告 (2000-SLDM-99), Vol. 2001, No. 2, pp. 73-79, Jan. 2001.
• 斉藤誠, 東昌秋, 高橋篤司. クロック木構成を考慮したクラスタ分割による高速クロックスケジューリング手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2000-100), Vol. 100, No. 473, pp. 185-190, Nov. 2000.
• 大戸友博, 石島誠一郎, 内海哲章, 畔上謙吾, 高橋篤司. 準同期式設計法を用いたプロセッサ設計, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2000-101), Vol. 100, No. 473, pp. 191-196, Nov. 2000.
• 東昌明, 斉藤誠, 高橋篤司. スケジュール可能範囲を考慮したクロック木合成手法, システムLSI設計技術研究会, 情報処理学会研究報告 (2000-SLDM-97), Vol. 2000, No. 79, pp. 63-68, Sept. 2000.
• 内海哲章, 高橋篤司. 準同期式設計による乗算器の作成, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2000-2), Vol. 100, No. 35, pp. 9-14, May 2000.
• 高橋篤司. DATE2000報告, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD2000-4), Vol. 100, No. 35, pp. 23-24, May 2000.
• 大石亮介, 高橋篤司. 準同期式回路の最小クロック周期を求めるアルゴリズムの高速化, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD99-125), Vol. 99, No. 659, pp. 63-68, Mar. 2000.
• Kengo R. Azegami, Atsushi Takahashi, Yoji Kajitani. An Efficient Algorithm to Extract an Optimal Sub-Circuit by the Minimum Cut, Technical Committee on VLSI Design Technologies, IEICE Technical Report (VLD99-93), Vol. 99, No. 529, pp. 49-56, Jan. 2000.
• 大戸友博, 高橋篤司, 梶谷洋司. 疑似気圧モデルに基づくＶＬＳＩフロアプランの局所修正, システムLSI設計技術研究会, 情報処理学会研究報告 (99-SLDM-93), Vol. 99, No. 101, pp. 127-134, Nov. 1999.
• 宇多川勉, 高橋篤司. 3層L型チャネルの高密度配線手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD99-67), Vol. 99, No. 317, pp. 23-29, Sept. 1999.
• 東昌秋, 高橋篤司. 遅延変動を考慮したクロック木レイアウトの評価, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD99-52), Vol. 99, No. 262, pp. 1-8, Aug. 1999.
• 斉藤誠, 坂主圭史, 高橋篤司. 実効スキュー最小化のためのクロック木構成法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD99-53), Vol. 99, No. 262, pp. 9-14, Aug. 1999.
• 依田友幸, 佐々木哲雄, 高橋篤司. 準同期式回路の高速化のための修正コストを考慮したクロックスケジューリング, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD99-36), Vol. 99, No. 108, pp. 45-52, June 1999.
• 横丸敏彦, 高橋篤司, 梶谷洋司. マルチプロセッサの低消費電力化のためのクロックON/OFFスケジューリング, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD98-128), Vol. 98, No. 447, pp. 79-85, Dec. 1998.
• 畔上謙吾, 高橋篤司, 梶谷洋司. 最大フロー手法を応用した論理回路モデルグラフの最小カット列挙法と回路分割手法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD98-116), Vol. 98, No. 446, pp. 131-138, Dec. 1998.
• 西川慎哉, 高橋篤司, 梶谷洋司. 準同期式回路の実現に適したクロック木構成法, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD98-50,ICD98-153,FTS98-77), Vol. 98, No. 287, pp. 43-50, Sept. 1998.
• 片渕啓太郎, 泉知論, 高橋篤司, 梶谷洋司. リソース制約付き回路分割問題に関する一考察, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD98-35), Vol. 98, No. 232, pp. 33-38, July 1998.
• Kazunori Inoue, Wataru Takahashi, Atsushi Takahashi, Yoji Kajitani. Schedule-Clock-Tree Routing for Semi-Synchronous Circuits, Technical Committee on VLSI Design Technologies, IEICE Technical Report (VLD97-133,ICD97-238), Vol. 97, No. 577, pp. 79-86, Mar. 1998.
• 高橋渡, 高橋篤司, 梶谷洋司. 準同期式におけるクロック配線駆動配置手法, 設計自動化研究会, 情報処理学会研究報告 (97-DA-85), Vol. 97, No. 103, pp. 31-36, Oct. 1997.
• 三林秀樹, 高橋篤司, 梶谷洋司. 線長の総和と最大に関する均衡平面スタイナー木, 設計自動化研究会, 情報処理学会研究報告 (97-DA-85), Vol. 97, No. 103, pp. 37-44, Oct. 1997.
• 泉知論, 高橋篤司, 梶谷洋司. 一般構造フロアプランの面積最小化のための疑似気圧モデルと高速アルゴリズム, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (CAS97-41, VLD97-41, DSP97-56), Vol. 97, No. 137, pp. 183-190, June 1997.
• 古屋正浩, 中武繁寿, 高橋篤司, 梶谷洋司. 座標固定モジュールを扱うBSG構造におけるモジュール配置手法の考案, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD96-103), Vol. 96, No. 556, pp. 55-62, Mar. 1997.
• 浅中和典, 中武繁寿, 高橋篤司, 梶谷洋司. 相似拡大モデルに基づき配線領域を確保したモジュール配置手法の提案, VLSI設計技術研究会, 電子情報通信学会技術研究報告 (VLD96-102), Vol. 96, No. 556, pp. 47-54, Mar. 1997.
• 佐々木将央, 高橋篤司, 梶谷洋司. 密度推定に基づく全ネット同時配線手法：端点成長法, 設計自動化研究会, 情報処理学会研究報告 (97-DA-83), Vol. 97, No. 17, pp. 89-96, Feb. 1997.
• 森下和明, 高橋篤司, 梶谷洋司. 準同期式回路における遅延最適化によるクロック高速化, 設計自動化研究会, 情報処理学会研究報告 (97-DA-83), Vol. 97, No. 17, pp. 73-80, Feb. 1997.
• 井上一紀, 高橋篤司, 梶谷洋司. スキュー制御クロックネットワークの構成, 設計自動化研究会, 情報処理学会研究報告 (97-DA-83), Vol. 97, No. 17, pp. 81-88, Feb. 1997.
• 横丸敏彦, 泉知論, 高橋篤司, 梶谷洋司. 容量を固定した整数ビンパッキング問題のFFD法による解法, 設計自動化研究会, 情報処理学会研究報告 (95-DA-76), Vol. 95, No. 72, pp. 1-8, July 1995.
• Atsushi Takahashi, Masahiro Furuya, Yoji Kajitani. Clock Period Minimization by Clock Skew Control, Technical Committee on VLSI Design Technologies, IEICE Technical Report (VLD95-42), Vol. 95, No. 109, pp. 85-92, June 1995.
• 秋山陽子, 高橋篤司, 梶谷洋司. 強パス遅延テスト可能な論理回路の解析と合成, 回路とシステム研究会, 電子情報通信学会技術研究報告 (CAS94-124), Vol. 94, No. 530, pp. 25-32, Mar. 1995.
• Tomonori Izumi, Toshihiko Yokomaru, Atsushi Takahashi, Yoji Kajitani. Cube-Packing Problem with Fixed Bin-Capacity (>= 3) is NP-complete, Design Automation, IPSJ SIG Technical Reports (94-DA-72), Vol. 94, No. 93, pp. 1-6, Oct. 1994.
• 高橋篤司, 上野修一, 梶谷洋司. 真のパス幅が高々２のグラフの族に対する極小禁止マイナー, 回路とシステム研究会, 電子情報通信学会技術研究報告 (CAS92-51), Vol. 92, No. 236, pp. 69-76, Sept. 1992.
• Atsushi Takahashi, Shuichi Ueno, Yoji Kajitani. Universal Graphs for Graphs with Bounded Path-Width, Algorithms,, IPSJ SIG Technical Reports (91-AL-24-3), Vol. 91, No. 102, Nov. 1991.
• Atsushi Takahashi, Shuichi Ueno, Yoji Kajitani. On the Proper-Path-Decomposition of Trees, Technical Committee on Circuits and Systems, IEICE Technical Report (CAS91-74), Vol. 91, No. 255, pp. 23-26, Sept. 1991.
• Atsushi Takahashi, Shuichi Ueno, Yoji Kajitani. Mixed-Searching and Proper-Path-Width, Algorithms, IPSJ SIG Technical Reports (91-AL-22-7), Vol. 91, No. 69, July 1991.
• Atsushi Takahashi, Shuichi Ueno, Yoji Kajitani. Minimal Acyclic Forbidden Minors for the Family of Graphs with Bounded Path-Width, Algorithms, IPSJ SIG Technical Reports (91-AL-19-3), Vol. 91, No. 11, Jan. 1991.
• 高橋篤司. チャネル配線問題に対する考察, 情報処理学会 DAワークショップ'90, 1990.

その他の論文・著書など

• Atsushi Takahashi. Report on the 28th Asia and South Pacific Design Automation Conference, IEEE Design & Test, vol. 40, issue 3, pp. 62-63, Apr. 2023.
• Atsushi Takahashi. Message from the Editor-in-Chief, IPSJ Transactions on System LSI Design Methodology, vol. 16, Feb. 2023.
• Atsushi Takahashi. Proceedings of the 28th Asia and South Pacific Design Automation Conference, ASPDAC 2023, ASPDAC '23: 28th Asia and South Pacific Design Automation Conference, Jan. 2023.
• 高橋篤司. より大きな見返りを, 電子情報通信学会誌, Vol. 105, No. 3, Mar. 2022.  公式リンク  
  
• Atsushi Takahashi. Message from the Editor-in-Chief, IPSJ Transactions on System LSI Design Methodology, vol. 15, Feb. 2022.
• 高橋篤司. 基礎・境界ソサイエティ会長として思うこと, 電子情報通信学会 基礎・境界ソサイエティ Fundamentals Review, Vol. 15, No. 1, July 2021.
• Atsushi Takahashi. Message from the Editor-in-Chief, IPSJ Transactions on System LSI Design Methodology, vol. 14, Feb. 2021.
• Atsushi Takahashi. Message from the Editor-in-Chief, IPSJ Transactions on System LSI Design Methodology, vol. 13, Feb. 2020.
• 高橋篤司. 離散数学の応用, 電子情報通信学会通信ソサイエティマガジンB-plus, No. 48, pp. 289-292, Mar. 2019.  公式リンク  
  
• 高橋篤司. FR とファンダム・レビュー, 電子情報通信学会 基礎・境界ソサイエティ Fundamentals Review, Vol. 11, No. 2, Oct. 2017.
• Atsushi Takahashi. Foreword, IEICE Trans. Fundamentals, Vol. E94-A, No. 12, p. 2481, Dec. 2011.
• 高橋篤司. 同期式回路の革新的設計方法論の確立, 東工大クロニクル, No. 411, pp. 6-8, June 2006.
• 高橋篤司. ＶＬＳＩ設計における配置配線統合方式, 電子材料, 工業調査会, pp. 125-127, Jan. 1993.
• 高橋篤司. チャネル自動配線プログラムCLEAR, ＣＡＤ＆ＣＩＭ, 工業調査会, No. 34, pp. 69-70, 1991.

学位論文

• The Path-Width of Graphs and Its Applications,  Thesis,  Doctor (Engineering),  Tokyo Institute of Technology,  1996/02/29,   

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